JPS626666B2 - - Google Patents
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- JPS626666B2 JPS626666B2 JP53102122A JP10212278A JPS626666B2 JP S626666 B2 JPS626666 B2 JP S626666B2 JP 53102122 A JP53102122 A JP 53102122A JP 10212278 A JP10212278 A JP 10212278A JP S626666 B2 JPS626666 B2 JP S626666B2
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- Japan
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- metal wiring
- insulating film
- semiconductor substrate
- stopper
- bonding pad
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- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積装置に関する。
本発明の目的は、半導体集積装置の耐静電破壊
特性を改善する事にある。
特性を改善する事にある。
半導体集積装置、特に絶縁ゲート型半導体集積
装置（以下「MOS―IC」と略す）の静電気によ
る破壊現象については、その開発当初から問題と
され、各種の対策が考えられているが、いまだに
充分な効果を得られるには致つていない。
装置（以下「MOS―IC」と略す）の静電気によ
る破壊現象については、その開発当初から問題と
され、各種の対策が考えられているが、いまだに
充分な効果を得られるには致つていない。
本発明はMOS―ICの静電破壊のメカニズムを
各種の実験を通じて詳細に検討した結果にもとず
いてなされたもので、MOS―ICに限らず、微小
電力用半導体集積装置全般に適用できる。
各種の実験を通じて詳細に検討した結果にもとず
いてなされたもので、MOS―ICに限らず、微小
電力用半導体集積装置全般に適用できる。
第１図は相補型絶縁ゲート形半導体集積装置
（以下「Ｃ―MOS―IC」と略す）の入力端子の従
来の方式による静電保護回路の代表的な一例であ
る。
（以下「Ｃ―MOS―IC」と略す）の入力端子の従
来の方式による静電保護回路の代表的な一例であ
る。
外部からの入力信号の接続される、ボンデイン
グパツド１に入つた信号は、ボンデイングパツド
１とは一体となつた金属配線９を経由して、Ｎ―
半導体基板４の中に設置されたP+拡散層の保護
抵抗２を通り、さらにP-拡散層中に設置された
静電保護用N+拡散層３と接続された後、入力ゲ
ートに伝えられる。
グパツド１に入つた信号は、ボンデイングパツド
１とは一体となつた金属配線９を経由して、Ｎ―
半導体基板４の中に設置されたP+拡散層の保護
抵抗２を通り、さらにP-拡散層中に設置された
静電保護用N+拡散層３と接続された後、入力ゲ
ートに伝えられる。
第２図は第１図の断面図であるが、２種類のス
トツパー、つまりN+ストツパー６とP+ストツパ
ー７は、N-半導体基板４及びP-拡散層５のそれ
ぞれの表面の、意図しない部分の反転によるリー
ク電流を防止する働きをするばかりでなく、耐静
電破壊特性にも重要なかかわりのある事が知られ
ている。
トツパー、つまりN+ストツパー６とP+ストツパ
ー７は、N-半導体基板４及びP-拡散層５のそれ
ぞれの表面の、意図しない部分の反転によるリー
ク電流を防止する働きをするばかりでなく、耐静
電破壊特性にも重要なかかわりのある事が知られ
ている。
我々の実験の結果、N-半導体基板４に接続さ
れている電源Vdd１１と、第１図に示す入力端子
との間に静電気的なパルス電圧が加わつた場合、
P+拡散保護抵抗２とN+ストツパー６との間で、
瞬間的な放電によるＰ―Ｎジヤンクシヨンの破壊
が起るが、その破壊は保護抵抗２とN+ストツパ
ー６との間隔を広げると起りにくくなり、15ミク
ロン程度離せばこの部分の静電破壊現象に関して
は実用上充分な強度を得られる事がわかつた。
れている電源Vdd１１と、第１図に示す入力端子
との間に静電気的なパルス電圧が加わつた場合、
P+拡散保護抵抗２とN+ストツパー６との間で、
瞬間的な放電によるＰ―Ｎジヤンクシヨンの破壊
が起るが、その破壊は保護抵抗２とN+ストツパ
ー６との間隔を広げると起りにくくなり、15ミク
ロン程度離せばこの部分の静電破壊現象に関して
は実用上充分な強度を得られる事がわかつた。
しかし、この方法で保護抵抗２とN+ストツパ
ー６の間のジヤンクシヨン破壊をなくそうとする
と、保護抵抗２とN+ストツパー６の間の等価的
な抵抗が増加するので、その間にかかつた電圧が
逆方向ダイオードの降服現象によつて中和される
までに要する時間が長くなり、絶縁膜８の破壊が
起り易くなる。
ー６の間のジヤンクシヨン破壊をなくそうとする
と、保護抵抗２とN+ストツパー６の間の等価的
な抵抗が増加するので、その間にかかつた電圧が
逆方向ダイオードの降服現象によつて中和される
までに要する時間が長くなり、絶縁膜８の破壊が
起り易くなる。
この時の絶縁膜の破壊については、等価的に第
３図に示される回路となる。すなわち、入力端子
１′と電源Vdd１１′との間には絶縁膜容量１３と
直列に基板抵抗１４が存在する。入力端子１′に
急激に立上る電圧が加わつた場合、絶縁膜容量１
３に加わる電圧は、絶縁膜容量の容量値Ｃと基板
抵抗の抵抗値Ｒの積を時定数として立上る。
３図に示される回路となる。すなわち、入力端子
１′と電源Vdd１１′との間には絶縁膜容量１３と
直列に基板抵抗１４が存在する。入力端子１′に
急激に立上る電圧が加わつた場合、絶縁膜容量１
３に加わる電圧は、絶縁膜容量の容量値Ｃと基板
抵抗の抵抗値Ｒの積を時定数として立上る。
従つて入力端子１′に静電気のような瞬間的な
パルスが加わつた場合、基板抵抗１４が大きけれ
ば絶縁膜容量１３に加わる電圧が充分高くなる前
に、別の経路の保護抵抗２とN+ストツパー６と
の放電による中和が行なわれ、絶縁膜８の破壊は
起らないが、基板抵抗１４の値が小さくなつた
り、保護抵抗２とN+ストツパー６の間の放電が
起りにくくなると、絶縁膜８が破壊される。
パルスが加わつた場合、基板抵抗１４が大きけれ
ば絶縁膜容量１３に加わる電圧が充分高くなる前
に、別の経路の保護抵抗２とN+ストツパー６と
の放電による中和が行なわれ、絶縁膜８の破壊は
起らないが、基板抵抗１４の値が小さくなつた
り、保護抵抗２とN+ストツパー６の間の放電が
起りにくくなると、絶縁膜８が破壊される。
第１図に示す入力端子にこのような絶縁膜の破
壊を起してみると、ボンデイングパツド１及び金
属配線２の下の基板の中で、Vdd１１からの抵抗
の最も小さい部分、すなわち波線Ａの部分で絶縁
膜８の破壊が起こる事から、前記の絶縁膜８の破
壊メカニズムは妥当である事がわかる。
壊を起してみると、ボンデイングパツド１及び金
属配線２の下の基板の中で、Vdd１１からの抵抗
の最も小さい部分、すなわち波線Ａの部分で絶縁
膜８の破壊が起こる事から、前記の絶縁膜８の破
壊メカニズムは妥当である事がわかる。
第４図は本発明による改善を施されたＣ―
MOS―ICの入力保護機構の平面図である。第１
図に示す従来の入力保護機構との相異点は、半導
体基板表面の、ボンデイングパツド１及び金属配
線９と絶縁膜８を介して対向する部分にN+スト
ツパーの存在しない事である。
MOS―ICの入力保護機構の平面図である。第１
図に示す従来の入力保護機構との相異点は、半導
体基板表面の、ボンデイングパツド１及び金属配
線９と絶縁膜８を介して対向する部分にN+スト
ツパーの存在しない事である。
N+ストツパーは、N-半導体基板本体よりも単
位長さあたりの抵抗値が非常に小さいので、N+
ストツパーが半導体基板表面の、金属配線９と対
向する部分にまず達していると、その部分につい
ては、第３図の基板抵抗１４が小さくなり、絶縁
膜８の破壊が起こるが、第４図に示す構造ではそ
のような破壊は起こりにくくなる。
位長さあたりの抵抗値が非常に小さいので、N+
ストツパーが半導体基板表面の、金属配線９と対
向する部分にまず達していると、その部分につい
ては、第３図の基板抵抗１４が小さくなり、絶縁
膜８の破壊が起こるが、第４図に示す構造ではそ
のような破壊は起こりにくくなる。
なお、上記のような事情から、ストツパーの存
在しない部分は、少なくともボンデイングパツド
及び金属配線と対向する部分の全域である必要が
あるが、第４図の例のように、さらに10〜20ミク
ロン外側までストツパーをなくして基板抵抗１４
を高くした方が良い結果を得られる場合が多い。
在しない部分は、少なくともボンデイングパツド
及び金属配線と対向する部分の全域である必要が
あるが、第４図の例のように、さらに10〜20ミク
ロン外側までストツパーをなくして基板抵抗１４
を高くした方が良い結果を得られる場合が多い。
本発明を実施するには、マスク設計時に形状を
変更するだけで良く、特別な装置、工程等を必要
としない。
変更するだけで良く、特別な装置、工程等を必要
としない。
第１図は、従来のＣ―MOS―ICの入力端子の
静電保護機構の平面図。第２図は同じく断面図。
第３図は絶縁膜の破壊メカニズムを説明する為の
等価回路図。第４図は本発明によるＣ―MOS―
ICの入力端子の静電保護機構の平面図。
静電保護機構の平面図。第２図は同じく断面図。
第３図は絶縁膜の破壊メカニズムを説明する為の
等価回路図。第４図は本発明によるＣ―MOS―
ICの入力端子の静電保護機構の平面図。
Claims (1)
- １ 第１導電型で低濃度の半導体基板、前記半導
体基板上に形成された絶縁膜、前記絶縁膜上に形
成されたボンデイングパツド及び前記ボンデイン
グパツドに接続している第１金属配線、前記第１
金属配線の終端部下の前記半導体基板中に形成さ
れた第２導電型で高濃度の拡散保護抵抗、前記第
１金属配線と前記拡散保護抵抗を介して接続され
る第２金属配線、前記ボンデイングパツドと前記
第１金属配線の直下の部分及び前記拡散保護抵抗
の領域の周囲に、その領域と間隔をあけて前記半
導体基板中に形成された第１導電型で高濃度拡散
層よりなるストツパーとを有することを特徴とす
る半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212278A JPS5529139A (en) | 1978-08-22 | 1978-08-22 | Semiconductor integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212278A JPS5529139A (en) | 1978-08-22 | 1978-08-22 | Semiconductor integrated device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5529139A JPS5529139A (en) | 1980-03-01 |
| JPS626666B2 true JPS626666B2 (ja) | 1987-02-12 |
Family
ID=14318982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212278A Granted JPS5529139A (en) | 1978-08-22 | 1978-08-22 | Semiconductor integrated device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5529139A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246554A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 相補型ｍｏｓ半導体集積回路装置 |
| JPH026497U (ja) * | 1988-06-27 | 1990-01-17 |
-
1978
- 1978-08-22 JP JP10212278A patent/JPS5529139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5529139A (en) | 1980-03-01 |
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