JPS6265102A - 順序論理装置 - Google Patents
順序論理装置Info
- Publication number
- JPS6265102A JPS6265102A JP60203811A JP20381185A JPS6265102A JP S6265102 A JPS6265102 A JP S6265102A JP 60203811 A JP60203811 A JP 60203811A JP 20381185 A JP20381185 A JP 20381185A JP S6265102 A JPS6265102 A JP S6265102A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は自動制御系に用いられる順序制御装置に関する
。特に、通信処理装置および電化製品などに用いられる
順序制御装置として利用される。
。特に、通信処理装置および電化製品などに用いられる
順序制御装置として利用される。
本発明は、順序制御される制御対象の状態を設定する状
態指定情報が格納された記憶手段から所定の状態指定情
報を読出す制御手段を有する順序論理装置において、 状態指定情報の格納されている番地を入力情報の各ビッ
トの論理値の論理トリーの最下位位置に対応させること
により、 制御手段をソフトウェアの介在なしに簡単なハードウェ
ア構成で実現することができるようにしたものである。
態指定情報が格納された記憶手段から所定の状態指定情
報を読出す制御手段を有する順序論理装置において、 状態指定情報の格納されている番地を入力情報の各ビッ
トの論理値の論理トリーの最下位位置に対応させること
により、 制御手段をソフトウェアの介在なしに簡単なハードウェ
ア構成で実現することができるようにしたものである。
従来例装置では、入力情報から直ちに状態指定情報を生
成する組合せ論理回路をディスクリートＩＣまたはゲー
トアレイなどで構成するか、またはマイコンなどの汎用
プロセッサとソフトウェアの組合せにより実現していた
。
成する組合せ論理回路をディスクリートＩＣまたはゲー
トアレイなどで構成するか、またはマイコンなどの汎用
プロセッサとソフトウェアの組合せにより実現していた
。
〔発明が解決しようとする問題点］
このような従来例装置では、組合せ論理回路をディスク
リートＩＣで構成するとハードウェア規模が大きくなり
、手順変更に対する柔軟性に乏しい欠点がある。まな、
ゲートアレイで構成するとデバッグに長時間を要し、変
更に対する柔軟性が乏しくなる欠点がある。また、汎用
プロセッサとソフトウェアの組合せで構成すると汎用化
を図っているのでハード・ソフト両面で無駄が多く、ソ
フトウェア作成およびデバッグの工数が大きくなる欠点
がある。
リートＩＣで構成するとハードウェア規模が大きくなり
、手順変更に対する柔軟性に乏しい欠点がある。まな、
ゲートアレイで構成するとデバッグに長時間を要し、変
更に対する柔軟性が乏しくなる欠点がある。また、汎用
プロセッサとソフトウェアの組合せで構成すると汎用化
を図っているのでハード・ソフト両面で無駄が多く、ソ
フトウェア作成およびデバッグの工数が大きくなる欠点
がある。
本発明はこのような欠点を除去するもので、ソフトウェ
アの介在なしに簡単なハードウェア構成の制御装置を有
する順序論理装置を提供することを目的とする。
アの介在なしに簡単なハードウェア構成の制御装置を有
する順序論理装置を提供することを目的とする。
〔問題点を解決するためｏ−ｆ段］
本発明は、離散した時刻毎に与えられる状態指定情報に
基づいて、その状態が新たに設定された制御対象に接続
され、この状態指定情報を予め格納する記憶手段と、到
来する複数し°。トを有する入力情報に基づいて、この
状態指示情報が格納された番地を生成するアドレス生成
手段を含む制御手段とを備えた順序論理装置において、
上記制御手段は、上記入力情報の各ビットの論理値を論
理トリーにしたがって判定する判定手段を備え、−１−
１記アドレス生成手段は、この判定手段の判定結果の最
下位の位置に対応して上記状態指定情報が格納される番
地を生成する構成であることを特量とする。
基づいて、その状態が新たに設定された制御対象に接続
され、この状態指定情報を予め格納する記憶手段と、到
来する複数し°。トを有する入力情報に基づいて、この
状態指示情報が格納された番地を生成するアドレス生成
手段を含む制御手段とを備えた順序論理装置において、
上記制御手段は、上記入力情報の各ビットの論理値を論
理トリーにしたがって判定する判定手段を備え、−１−
１記アドレス生成手段は、この判定手段の判定結果の最
下位の位置に対応して上記状態指定情報が格納される番
地を生成する構成であることを特量とする。
到来する入力情報の有するビットの一つの論理値が判定
手段で判定されると、この判定結果に対応する特定番地
が決定される。この動作を繰返すことにより複数のビッ
トの論理値の論理トリーの最下位位置に対応する一つの
特定番地が同定される。この特定番地には状態指示情報
が格納されており、これが読出されて制御対象に与えら
れ、制御対象は新しい状態に設定される。
手段で判定されると、この判定結果に対応する特定番地
が決定される。この動作を繰返すことにより複数のビッ
トの論理値の論理トリーの最下位位置に対応する一つの
特定番地が同定される。この特定番地には状態指示情報
が格納されており、これが読出されて制御対象に与えら
れ、制御対象は新しい状態に設定される。
以下、本発明実施例装置を図面に基づいて説明する。
第１図は本発明実施例装置の構成を示すブロック構成図
である。この実施例装置の制御装置ｌはＲＯＭ２に外部
アドレスバス４と外部データバス５とで結合され、入力
情報１０１に対して一義的に決定される状態指定情報１
０２を出力する。この状態指定情報１０２は図外の制御
対象の状態を設定する。メモリ３はこの系の現状態情報
などを保持して、これを過去の履歴として出力する記憶
回路であり、この出力は再び制御装置１の入力情報１０
１として帰還され、出力情？１１０２の決定に使用され
る０例えば、状態推移に関与する情報かにビット（ｋ≦
ｍ）あった場合に、状態分析を行う操作は第３図に表現
される。この図で１１、Ｉ２、−およびＩｋはにビット
の入力の各ビットの論理値を表す。第３図の二分木の各
ノードはＲＯＭ２のアドレスに対応し、このアドレスの
領域には、第４図に示すような内容１０３が格納されて
いる。例えば、２番地の内容は［現在入力の判定をＩｍ
続中で、次に入力情報Ｉ２を検査し、Ｉ２−０ならば４
番地へ、ｌ２＝１ならば５番地へ進む。」ことであり、
また８番地の内容は「判定を終了したので、１１＝０、
ｌ２＝０、 、ｌｋ＝０に対応する状態指定情報を出力
する。」である。
である。この実施例装置の制御装置ｌはＲＯＭ２に外部
アドレスバス４と外部データバス５とで結合され、入力
情報１０１に対して一義的に決定される状態指定情報１
０２を出力する。この状態指定情報１０２は図外の制御
対象の状態を設定する。メモリ３はこの系の現状態情報
などを保持して、これを過去の履歴として出力する記憶
回路であり、この出力は再び制御装置１の入力情報１０
１として帰還され、出力情？１１０２の決定に使用され
る０例えば、状態推移に関与する情報かにビット（ｋ≦
ｍ）あった場合に、状態分析を行う操作は第３図に表現
される。この図で１１、Ｉ２、−およびＩｋはにビット
の入力の各ビットの論理値を表す。第３図の二分木の各
ノードはＲＯＭ２のアドレスに対応し、このアドレスの
領域には、第４図に示すような内容１０３が格納されて
いる。例えば、２番地の内容は［現在入力の判定をＩｍ
続中で、次に入力情報Ｉ２を検査し、Ｉ２−０ならば４
番地へ、ｌ２＝１ならば５番地へ進む。」ことであり、
また８番地の内容は「判定を終了したので、１１＝０、
ｌ２＝０、 、ｌｋ＝０に対応する状態指定情報を出力
する。」である。
次に、この実施例装置の制御装置１の動作を第２図に基
づいて説明する。指定された番地のＲＯＭ２の各フィー
ルドの格納内容１０３はフラグの内容が１のときに、フ
ラグレジスタ１１、入力選択レジスタ１２、第一アドレ
スレジスタ１３および第ニアドレスレジスタ１４に、ま
た、フラグの内容が０のときはフラグレジスタ１１およ
び出力レジスタ１５に順次格納される。フラグレジスタ
１１の内容が１のときには、入力選択レジスタ１２の内
容にしたがって入力情報１０１を読込んだ入力レジスタ
１６の内容を第一セレクタ１７で選択し、第二セレクタ
１８に送出する。第二のセレクタ１８は入力ビットの値
がＯならば第一アドレスレジスタ１３の指定する番地を
、入力ビットの値が１ならば第ニアドレスレジスタ１４
の指定する番地を選択し、これを外部アドレスバス５に
送出する。この内容は次のノードに対応したＲＯＭアド
レスを指定しており、制御装置１はこのアドレスの内容
を取込んで前述の動作を繰返す。こめ動作はフラグレジ
スタ１１の内容がＯになるまでｍ続される。フラグレジ
スタ１１の内容が０のときには、一連の判定動作が終了
し第３図の二分木の最下位のノードに達しているので、
出力レジスタ１５の内容を出力し、ＲＯＭ２の先頭アド
レスに復帰する。以上の動作により、制御装置Ｉはに回
の条件判定分岐を繰返すことでにビットの有意入力情報
１０１によって一義的に決定される状態指定情報１０２
を決定し、これを制御対象に出力する。
づいて説明する。指定された番地のＲＯＭ２の各フィー
ルドの格納内容１０３はフラグの内容が１のときに、フ
ラグレジスタ１１、入力選択レジスタ１２、第一アドレ
スレジスタ１３および第ニアドレスレジスタ１４に、ま
た、フラグの内容が０のときはフラグレジスタ１１およ
び出力レジスタ１５に順次格納される。フラグレジスタ
１１の内容が１のときには、入力選択レジスタ１２の内
容にしたがって入力情報１０１を読込んだ入力レジスタ
１６の内容を第一セレクタ１７で選択し、第二セレクタ
１８に送出する。第二のセレクタ１８は入力ビットの値
がＯならば第一アドレスレジスタ１３の指定する番地を
、入力ビットの値が１ならば第ニアドレスレジスタ１４
の指定する番地を選択し、これを外部アドレスバス５に
送出する。この内容は次のノードに対応したＲＯＭアド
レスを指定しており、制御装置１はこのアドレスの内容
を取込んで前述の動作を繰返す。こめ動作はフラグレジ
スタ１１の内容がＯになるまでｍ続される。フラグレジ
スタ１１の内容が０のときには、一連の判定動作が終了
し第３図の二分木の最下位のノードに達しているので、
出力レジスタ１５の内容を出力し、ＲＯＭ２の先頭アド
レスに復帰する。以上の動作により、制御装置Ｉはに回
の条件判定分岐を繰返すことでにビットの有意入力情報
１０１によって一義的に決定される状態指定情報１０２
を決定し、これを制御対象に出力する。
なお、入力情報１０１がｍビットであるとすると２″′
通りの入カバターンがあるが、現実の応用例では、ある
状態を固定したときに、そこからの推移を引起すのに関
与する入力情報の種類はかなり少ない。そこで、状態推
移に関与する情報のみに着目して状態分析を行うことに
すれば、組合せ論理回路の規模をかなり小さくすること
ができる。
通りの入カバターンがあるが、現実の応用例では、ある
状態を固定したときに、そこからの推移を引起すのに関
与する入力情報の種類はかなり少ない。そこで、状態推
移に関与する情報のみに着目して状態分析を行うことに
すれば、組合せ論理回路の規模をかなり小さくすること
ができる。
本発明は以上説明したように、フラグ、入力選択情報お
よび二種類の分岐アドレスを格納したＲＯＭからの指令
に従って、二者択一的に条件判定・分岐を論理トリーに
従って繰返すことにより、判定終了時にＲＯＭから状態
指定情報が出力されるので、デバッグおよび変更の容易
さを維持したままで制御装置をソフトウェアの介在なし
に単純なハードウェアで構成することができる効果があ
る。
よび二種類の分岐アドレスを格納したＲＯＭからの指令
に従って、二者択一的に条件判定・分岐を論理トリーに
従って繰返すことにより、判定終了時にＲＯＭから状態
指定情報が出力されるので、デバッグおよび変更の容易
さを維持したままで制御装置をソフトウェアの介在なし
に単純なハードウェアで構成することができる効果があ
る。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は制御装置の構成を示すブロック構成図。 第３図は制御装置の動作を示す概念図。 第４図はＲＯＭの格納内容の書式と格納内容を示す概念
図。 １・・・制御装置、２・・・ＲＯＭ、３・・・メモリ、
４・・・外部アドレスバス、５・・・外部データバス、
１１・・・フラグレジスタ、１２・・・入力選択レジス
タ、１３．１４・・・アドレスレジスタ、１５・・・出
力レジスタ、１６・・・入力レジスタ、１７．１８・・
・セレクタ、１０１・・・人力情報、１０２・・・状態
指定情報、１０３・・・格納内容。
。 第２図は制御装置の構成を示すブロック構成図。 第３図は制御装置の動作を示す概念図。 第４図はＲＯＭの格納内容の書式と格納内容を示す概念
図。 １・・・制御装置、２・・・ＲＯＭ、３・・・メモリ、
４・・・外部アドレスバス、５・・・外部データバス、
１１・・・フラグレジスタ、１２・・・入力選択レジス
タ、１３．１４・・・アドレスレジスタ、１５・・・出
力レジスタ、１６・・・入力レジスタ、１７．１８・・
・セレクタ、１０１・・・人力情報、１０２・・・状態
指定情報、１０３・・・格納内容。
Claims (1)
- （１）離散した時刻毎に与えられる状態指定情報に基づ
いて、その状態が新たに設定された制御対象に接続され
、 この状態指定情報を予め格納する記憶手段と、到来する
複数ビットを有する入力情報に基づいて、この状態指示
情報が格納された番地を生成するアドレス生成手段を含
む制御手段と を備えた順序論理装置において、 上記制御手段は、 上記入力情報の各ビットの論理値を論理トリーにしたが
って判定する判定手段 を備え、 上記アドレス生成手段は、 この判定手段の判定結果の最下位の位置に対応して上記
状態指定情報が格納される番地を生成する構成であるこ
とを特徴とする順序論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203811A JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203811A JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265102A true JPS6265102A (ja) | 1987-03-24 |
| JPH0625925B2 JPH0625925B2 (ja) | 1994-04-06 |
Family
ID=16480116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203811A Expired - Lifetime JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625925B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291117A (ja) * | 1987-05-22 | 1988-11-29 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523526A (en) * | 1978-08-02 | 1980-02-20 | Nec Corp | Data retrieval device |
| JPS57123447A (en) * | 1980-12-05 | 1982-07-31 | Rca Corp | Detection method of digital sequence and apparatus for executing the same |
| JPS60105039A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 文字列照合方式 |
| JPS60134341A (ja) * | 1983-12-21 | 1985-07-17 | Nec Corp | ビツトパタ−ン判別装置 |
-
1985
- 1985-09-13 JP JP60203811A patent/JPH0625925B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523526A (en) * | 1978-08-02 | 1980-02-20 | Nec Corp | Data retrieval device |
| JPS57123447A (en) * | 1980-12-05 | 1982-07-31 | Rca Corp | Detection method of digital sequence and apparatus for executing the same |
| JPS60105039A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 文字列照合方式 |
| JPS60134341A (ja) * | 1983-12-21 | 1985-07-17 | Nec Corp | ビツトパタ−ン判別装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291117A (ja) * | 1987-05-22 | 1988-11-29 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0625925B2 (ja) | 1994-04-06 |
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