JPH0625925B2 - 順序論理装置 - Google Patents
順序論理装置Info
- Publication number
- JPH0625925B2 JPH0625925B2 JP60203811A JP20381185A JPH0625925B2 JP H0625925 B2 JPH0625925 B2 JP H0625925B2 JP 60203811 A JP60203811 A JP 60203811A JP 20381185 A JP20381185 A JP 20381185A JP H0625925 B2 JPH0625925 B2 JP H0625925B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- logical tree
- rom
- address
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自動制御系に用いられる順序制御装置に関す
る。特に、通信処理装置および電化製品などに用いられ
る順序制御装置として利用される。
る。特に、通信処理装置および電化製品などに用いられ
る順序制御装置として利用される。
本発明は、順序制御される制御対象の状態を設定する状
態指定情報が格納された記憶手段から所定の状態指定情
報を読出す制御手段を有する順序論理装置において、 状態指定情報の格納されている番地を入力情報の各ビッ
トの論理値の論理トリーの最下位位置に対応させること
により、 制御手段をソフトウェアの介在なしに簡単なハードウェ
ア構成で実現することができるようにしたものである。
態指定情報が格納された記憶手段から所定の状態指定情
報を読出す制御手段を有する順序論理装置において、 状態指定情報の格納されている番地を入力情報の各ビッ
トの論理値の論理トリーの最下位位置に対応させること
により、 制御手段をソフトウェアの介在なしに簡単なハードウェ
ア構成で実現することができるようにしたものである。
従来例装置では、入力情報から直ちに状態指定情報を生
成する組合せ論理回路をディスクリートＩＣまたはゲー
トアレイなどで構成するか、またはマイロンなどの汎用
プロセッサとソフトウェアの組合せにより実現してい
た。
成する組合せ論理回路をディスクリートＩＣまたはゲー
トアレイなどで構成するか、またはマイロンなどの汎用
プロセッサとソフトウェアの組合せにより実現してい
た。
このような従来例装置では、組合せ論理回路をディスク
リートＩＣで構成するとハードウェア規模が大きくな
り、手順変更に対する柔軟性に乏しい欠点がある。ま
た、ゲートアレイで構成するとデバッグに長時間を要
し、変更に対する柔軟性が乏しくなる欠点がある。ま
た、汎用プロセッサとソフトウェアの組合せで構成する
と汎用化を図っているのでハード・ソフト両面で無駄が
多く、ソフトウェア作成およびデバッグの工数が大きく
なる欠点がある。
リートＩＣで構成するとハードウェア規模が大きくな
り、手順変更に対する柔軟性に乏しい欠点がある。ま
た、ゲートアレイで構成するとデバッグに長時間を要
し、変更に対する柔軟性が乏しくなる欠点がある。ま
た、汎用プロセッサとソフトウェアの組合せで構成する
と汎用化を図っているのでハード・ソフト両面で無駄が
多く、ソフトウェア作成およびデバッグの工数が大きく
なる欠点がある。
本発明はこのような欠点を除去するもので、ソフトウェ
アの介在なしに簡単なハードウェア構成の制御装置を有
する順序論理装置を提供することを目的とする。
アの介在なしに簡単なハードウェア構成の制御装置を有
する順序論理装置を提供することを目的とする。
本発明は、離散した時刻毎に与えられる状態指定情報に
基づいて、その状態が新たに設定された制御対象に接続
され、この状態指定情報を予め格納する記憶手段として
のＲＯＭと、到来する複数ビットを有する入力情報に基
づいて、この状態指示情報が格納された番地を生成して
上記ＲＯＭの格納情報を読み出す制御手段とを備えた順
序論理装置において、 上記ＲＯＭは、論理ツリーの途中であることを示すフラ
グ情報および論理ツリーのいずれの段階であるかを示す
情報ならびに論理ツリーの次の二つの状態の情報が格納
されている二つのアドレス情報を含むテーブル情報が格
納されるテーブル情報格納領域と、論理ツリーの最下位
位置に対応することを示すフラグ情報および状態推移が
判定された後の入力情報に対応する上記状態指定情報か
らなる状態指定情報が格納される状態指定情報格納領域
とから構成され、上記制御手段は、上記ＲＯＭから読み
出した情報が上記フラグ情報に基づき論理ツリーの最下
位位置の情報か論理ツリーの途中の上記テーブル情報か
を判定するフラグレジスタと、このフラグレジスタの判
定により上記読み出した情報が論理ツリーの最下位位置
であるときには、状態指定情報として出力する出力手段
と、上記フラグ情報に基づき論理ツリーの途中である場
合には入力情報と上記ＲＯＭから読み出した情報の論理
ツリーのいずれの段階にあるかを示す情報とを比較して
論理ツリーの分岐判定を行う比較手段と、この比較手段
の分岐判定結果に基づき上記ＲＯＭから読み出した情報
内の論理ツリーの次のアドレスを指定する領域のいずれ
か一方を選択して上記ＲＯＭにアドレス情報として与え
るアドレス生成手段とを備えたことを特徴とする。
基づいて、その状態が新たに設定された制御対象に接続
され、この状態指定情報を予め格納する記憶手段として
のＲＯＭと、到来する複数ビットを有する入力情報に基
づいて、この状態指示情報が格納された番地を生成して
上記ＲＯＭの格納情報を読み出す制御手段とを備えた順
序論理装置において、 上記ＲＯＭは、論理ツリーの途中であることを示すフラ
グ情報および論理ツリーのいずれの段階であるかを示す
情報ならびに論理ツリーの次の二つの状態の情報が格納
されている二つのアドレス情報を含むテーブル情報が格
納されるテーブル情報格納領域と、論理ツリーの最下位
位置に対応することを示すフラグ情報および状態推移が
判定された後の入力情報に対応する上記状態指定情報か
らなる状態指定情報が格納される状態指定情報格納領域
とから構成され、上記制御手段は、上記ＲＯＭから読み
出した情報が上記フラグ情報に基づき論理ツリーの最下
位位置の情報か論理ツリーの途中の上記テーブル情報か
を判定するフラグレジスタと、このフラグレジスタの判
定により上記読み出した情報が論理ツリーの最下位位置
であるときには、状態指定情報として出力する出力手段
と、上記フラグ情報に基づき論理ツリーの途中である場
合には入力情報と上記ＲＯＭから読み出した情報の論理
ツリーのいずれの段階にあるかを示す情報とを比較して
論理ツリーの分岐判定を行う比較手段と、この比較手段
の分岐判定結果に基づき上記ＲＯＭから読み出した情報
内の論理ツリーの次のアドレスを指定する領域のいずれ
か一方を選択して上記ＲＯＭにアドレス情報として与え
るアドレス生成手段とを備えたことを特徴とする。
到来する入力情報の有するビットの一つの論理値が判定
手段で判定されると、この判定結果に対応する特定番地
が決定される。この動作を繰返すことにより複数のビッ
トの論理値の論理トリーの最下位位置に対応する一つの
特定番地が同定される。この特定番地には状態指示情報
が格納されており、これが読出されて制御対象に与えら
れ、制御対象は新しい状態に設定される。
手段で判定されると、この判定結果に対応する特定番地
が決定される。この動作を繰返すことにより複数のビッ
トの論理値の論理トリーの最下位位置に対応する一つの
特定番地が同定される。この特定番地には状態指示情報
が格納されており、これが読出されて制御対象に与えら
れ、制御対象は新しい状態に設定される。
以下、本発明実施例装置を図面に基づいて説明する。
第１図は本発明実施例装置の構成を示すブロック構成図
である。この実施例装置の制御装置１はＲＯＭ２に外部
アドレスバス４と外部データバス５とで結合され、入力
情報101に対して一義的に決定される状態指定情報102を
出力する。この状態指定情報102は図外の制御対象の状
態を設定する。メモリ３はこの系の現状態情報などを保
持して、これを過去の履歴として出力する記憶回路であ
り、この出力は再び制御装置１の入力情報101として帰
還され、出力情報102の決定に使用される。例えば、状
態推移に関与する情報かｋビット（ｋ≦ｍ）あった場合
に、状態分析を行う操作は第３図に表現される。この図
でＩ１、Ｉ２、…およびＩｋはｋビットの入力の各ビッ
トの論理値を表す。第３図の二分木の各ノードはＲＯＭ
２のアドレスに対応し、このアドレスの領域には、第４
図に示すような内容103が格納されている。例えば、２
番地の内容は「現在入力の判定を継続中で、次に入力情
報Ｉ２を検査し、Ｉ２＝０ならば４番地へ、Ｉ２＝１な
らば５番地へ進。」ことであり、また８番地の内容は
「判定を終了したので、Ｉ１＝０、Ｉ２＝０、…、Ｉｋ
＝０に対応する状態指定情報を出力する。」である。
である。この実施例装置の制御装置１はＲＯＭ２に外部
アドレスバス４と外部データバス５とで結合され、入力
情報101に対して一義的に決定される状態指定情報102を
出力する。この状態指定情報102は図外の制御対象の状
態を設定する。メモリ３はこの系の現状態情報などを保
持して、これを過去の履歴として出力する記憶回路であ
り、この出力は再び制御装置１の入力情報101として帰
還され、出力情報102の決定に使用される。例えば、状
態推移に関与する情報かｋビット（ｋ≦ｍ）あった場合
に、状態分析を行う操作は第３図に表現される。この図
でＩ１、Ｉ２、…およびＩｋはｋビットの入力の各ビッ
トの論理値を表す。第３図の二分木の各ノードはＲＯＭ
２のアドレスに対応し、このアドレスの領域には、第４
図に示すような内容103が格納されている。例えば、２
番地の内容は「現在入力の判定を継続中で、次に入力情
報Ｉ２を検査し、Ｉ２＝０ならば４番地へ、Ｉ２＝１な
らば５番地へ進。」ことであり、また８番地の内容は
「判定を終了したので、Ｉ１＝０、Ｉ２＝０、…、Ｉｋ
＝０に対応する状態指定情報を出力する。」である。
次に、この実施例装置の制御装置１の動作を第２図に基
づいて説明する。指定された番地のＲＯＭ２の各フィー
ルドの格納内容104はフラグの内容が１のときに、フラ
グレジスタ11、入力選択レジスタ12、第一アドレスレジ
スタ13および第二アドレスレジスタ14に、また、フラグ
の内容が０のときはフラグレジスタ11および出力レジス
タ15に順次格納される。フラグレジスタ11の内容が１の
ときには、入力選択レジスタ12の内容にしたがって入力
情報101を読込んだ入力レジスタ16の内容を第一セレク
タ17で選択し、第二セレクタ18に送出する。第二のセレ
クタ18は入力ビットの値が０ならば第一アドレスレジス
タ13の指定する番地を、入力ビットの値が１ならば第二
アドレスレジスタ14の指定する番地を選択し、これを外
部アドレスバス５に送出する。この内容は次のノードに
対応したＲＯＭアドレスを指定しており、制御装置１は
このアドレスの内容を取込んで前述の動作を繰返す。こ
の動作はフラグレジスタ11の内容が０になるまで継続さ
れる。フラグレジスタ11の内容が０のときには、一連の
判定動作が終了し第３図の二分木の最下位のノードに達
しているので、出力レジスタ15の内容を出力し、ＲＯＭ
２の先頭アドレスに復帰する。以上の動作により、制御
装置１はｋ回の条件判定分岐を繰返すことでｋビットの
有意入力情報101によって一義的に決定される状態指定
情報102を決定し、これを制御対象に出力する。
づいて説明する。指定された番地のＲＯＭ２の各フィー
ルドの格納内容104はフラグの内容が１のときに、フラ
グレジスタ11、入力選択レジスタ12、第一アドレスレジ
スタ13および第二アドレスレジスタ14に、また、フラグ
の内容が０のときはフラグレジスタ11および出力レジス
タ15に順次格納される。フラグレジスタ11の内容が１の
ときには、入力選択レジスタ12の内容にしたがって入力
情報101を読込んだ入力レジスタ16の内容を第一セレク
タ17で選択し、第二セレクタ18に送出する。第二のセレ
クタ18は入力ビットの値が０ならば第一アドレスレジス
タ13の指定する番地を、入力ビットの値が１ならば第二
アドレスレジスタ14の指定する番地を選択し、これを外
部アドレスバス５に送出する。この内容は次のノードに
対応したＲＯＭアドレスを指定しており、制御装置１は
このアドレスの内容を取込んで前述の動作を繰返す。こ
の動作はフラグレジスタ11の内容が０になるまで継続さ
れる。フラグレジスタ11の内容が０のときには、一連の
判定動作が終了し第３図の二分木の最下位のノードに達
しているので、出力レジスタ15の内容を出力し、ＲＯＭ
２の先頭アドレスに復帰する。以上の動作により、制御
装置１はｋ回の条件判定分岐を繰返すことでｋビットの
有意入力情報101によって一義的に決定される状態指定
情報102を決定し、これを制御対象に出力する。
なお、入力情報101がｍビットであるとすると２ｍ通り
の入力パターンがあるが、現実の応用例では、ある状態
を固定したときに、そこからの推移を引起すのに関与す
る入力情報の種類はかなり少ない。そこで、状態推移に
関与する情報のみに着目して状態分析を行うことにすれ
ば、組合せ論理回路の規模をかなり小さくすることがで
きる。
の入力パターンがあるが、現実の応用例では、ある状態
を固定したときに、そこからの推移を引起すのに関与す
る入力情報の種類はかなり少ない。そこで、状態推移に
関与する情報のみに着目して状態分析を行うことにすれ
ば、組合せ論理回路の規模をかなり小さくすることがで
きる。
本発明は以上説明したように、フラグ、入力選択情報お
よび二種類の分岐アドレスを格納したＲＯＭからの指令
に従って、二者択一的に条件判定・分岐を論理トリーに
従って繰返すことにより、判定終了時にＲＯＭから状態
指定情報が出力されるので、デバッグおよび変更の容易
さを維持したままで制御装置をソフトウェアの介在なし
に単純なハードウェアで構成することができる効果があ
る。
よび二種類の分岐アドレスを格納したＲＯＭからの指令
に従って、二者択一的に条件判定・分岐を論理トリーに
従って繰返すことにより、判定終了時にＲＯＭから状態
指定情報が出力されるので、デバッグおよび変更の容易
さを維持したままで制御装置をソフトウェアの介在なし
に単純なハードウェアで構成することができる効果があ
る。
第１図は本発明実施例装置の構成を示すブロック構成
図。 第２図は制御装置の構成を示すブロック構成図。 第３図は制御装置の動作を示す概念図。 第４図はＲＯＭの格納内容の書式と格納内容を示す概念
図。 １……制御装置、２……ＲＯＭ、３……メモリ、４……
外部アドレスバス、５……外部データバス、11……フラ
グレジスタ、12……入力選択レジスタ、13、14……アド
レスレジスタ、15……出力レジスタ、16……入力レジス
タ、17、18……セレクタ、101……入力情報、102……状
態指定情報、103……格納内容。
図。 第２図は制御装置の構成を示すブロック構成図。 第３図は制御装置の動作を示す概念図。 第４図はＲＯＭの格納内容の書式と格納内容を示す概念
図。 １……制御装置、２……ＲＯＭ、３……メモリ、４……
外部アドレスバス、５……外部データバス、11……フラ
グレジスタ、12……入力選択レジスタ、13、14……アド
レスレジスタ、15……出力レジスタ、16……入力レジス
タ、17、18……セレクタ、101……入力情報、102……状
態指定情報、103……格納内容。
Claims (1)
- 【請求項１】離散した時刻毎に与えられる状態指定情報
に基づいて、その状態が新たに設定された制御対象に接
続され、この状態指定情報を予め格納する記憶手段とし
てのＲＯＭと、 到来する複数ビットを有する入力情報に基づいて、この
状態指示情報が格納された番地を生成して上記ＲＯＭの
格納情報を読み出す制御手段と を備えた順序論理装置において、 上記ＲＯＭは、 論理ツリーの途中であることを示すフラグ情報および論
理ツリーのいずれの段階であるかを示す情報ならびに論
理ツリーの次の二つの状態の情報が格納されている二つ
のアドレス情報を含むテーブル情報が格納されるテーブ
ル情報格納領域と、 論理ツリーの最下位位置に対応することを示すフラグ情
報および状態推移が判定された後の入力情報に対応する
上記状態指定情報からなる状態指定情報が格納される状
態指定情報格納領域と から構成され、 上記制御手段は、 上記ＲＯＭから読み出した情報が上記フラグ情報に基づ
き論理ツリーの最下位位置の情報か論理ツリーの途中の
上記テーブル情報かを判定するフラグレジスタと、 このフラグレジスタの判定により上記読み出した情報が
論理ツリーの最下位位置であるときには、状態指定情報
として出力する出力手段と、 上記フラグ情報に基づき論理ツリーの途中である場合に
は入力情報と上記ＲＯＭから読み出した情報の論理ツリ
ーのいずれの段階にあるかを示す情報とを比較して論理
ツリーの分岐判定を行う比較手段と、 この比較手段の分岐判定結果に基づき上記ＲＯＭから読
み出した情報内の論理ツリーの次のアドレスを指定する
領域のいずれか一方を選択して上記ＲＯＭにアドレス情
報として与えるアドレス生成手段と を備えたことを特徴とする順序論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203811A JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60203811A JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265102A JPS6265102A (ja) | 1987-03-24 |
| JPH0625925B2 true JPH0625925B2 (ja) | 1994-04-06 |
Family
ID=16480116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203811A Expired - Lifetime JPH0625925B2 (ja) | 1985-09-13 | 1985-09-13 | 順序論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625925B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291117A (ja) * | 1987-05-22 | 1988-11-29 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523526A (en) * | 1978-08-02 | 1980-02-20 | Nec Corp | Data retrieval device |
| US4404542A (en) * | 1980-12-05 | 1983-09-13 | Rca Corporation | Digital sequence detector |
| JPS60105039A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 文字列照合方式 |
| JPS60134341A (ja) * | 1983-12-21 | 1985-07-17 | Nec Corp | ビツトパタ−ン判別装置 |
-
1985
- 1985-09-13 JP JP60203811A patent/JPH0625925B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6265102A (ja) | 1987-03-24 |
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