JPS6264126A - 周波数ロツク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスレーブ信号が所定の位相インタバルにある期
間スレーブ信号がマスタ信号に位相および周波数をロッ
クされる周波数ロック装置に関するものである。

［従来の技術〕 周波数ロック装置はマスク信号とスレーブ信号との位相
の一致を得るための種々の装置や機器に使用されている
。一般には、基準信号が変換された信号にロックされる
と、反響信号との位相が比較される接近したレーダに使
話る。また、周波数ロック装置は停電時１！源の遮断を
防ぐ予備の電源装置、テレビ受像機のカラーコントロー
ル回路、試験研究用各種測定機器、教育機器などにも使
用される。周波数ロック装置では、一般には比較的安定
した発振器により得られたスレーブ信号がマスク信号と
位相を同じくされる。スレーブ信号の周波数が変化した
場合に、スレーブ信号の位相が僅かにシフトすると、ス
レーブ信号が一時的に分裂する。このような分裂は一時
的にせよ上述した殆どの機器に不具合をもたらす。

［発明が解決しようとする問題点］ そこで、本発明の目的はスレーブ信号の位相および周波
数をマスク信号にロックすることにより、上述の問題を
Ｗｉ滌する周波数ロック装置を提供することにある。

し問題を解決するための手段〕 上記目的を達成するために、本発明の構成は所定の第１
の周波数から第２の周波数に所定のｗＪ間だけ切り換わ
る電圧出力Ｑ１４を発生する発振回路１２．１３．２１
と、所定の周波数の半分よりも小さい予め設定された周
波数で所定の電圧レベルを周期的に変化させ、かつ所定
の周波数へ変更可能の基準電圧Ｊ１ｇ：発生する基準電
圧回路３４と、所定の電圧レベルに対応したパルス幅を
有する基準パルスＬを発生する基準パルス波形整形器３
７と、第１の周波数から第２の周波数へ出力電圧が切り
換わると所定の期間、有限幅のコントロールパルスＦを
発生するマルチバイブレータ４４と、基準パルスＬとコ
ントロールパルスＦどの時間的一致に応答して第２の周
波数で発振回路を初期化するためのリセット回路４３．
４５とからなるものである。

［作用］ 本光明による周波数日ツク装置は、発振器が出力電圧を
切り換えるようになっており、この出力電圧は第１の状
態における所定の期間と、第２の状態における所定の期
間との間で、所定の周波数に切り換える。また、電源が
可変の樋ｒ＄電圧を発生するようになっており、このｉ
ｓ雷電圧規定の周波数の１／２よりも小さい所定の周波
数で、基準電圧から規定の電圧レベルへと周期的に変化
する。周波数ロック回路は規定の電圧レベルの発生に応
答して有限幅の縫準パルスを発生する。、周波数ロック
回路は第１の状態から第２の状態へ出力が切り換わると
、所定のｌ１ｌｌｌＩＮ有限幅のコントロールパルスを
発生する。リセット回路は発掘器を初期状態にリセット
し、！！準パルスとコントロールパルスとの一時的な一
致に応答する第２の状態で、所定の期間発振器をリセッ
トし、初期化する。このリセット回路は出力周波数が基
準周波数と一致するまで発掘器の出力周波数を連続的に
変化させる。

出力電圧を受は入れる分周回路は、所定の周波数の乱れ
で第１の状態と第２の状態で切り換わる出力電圧を分周
する。フィルタ回路は分周された出力電圧を入力とし、
正弦波出力電圧を発生する。

発振器の分周回路およびフィルタロ路は、電源電圧の周
波数から電子機器に適応した正確な周波数の正弦波出力
電圧を発生する。

周波数ロック回路は基準電圧がＯレベルになる時にロッ
クし、これにより発振器の出力電圧の乱れによる影響を
取り除くことができる。　。

分周された出力電圧と基準電圧の符号が一致する期間を
検出する位相ロック回路は、両方の電圧が一致した時に
のみ位相ロック信号を発生し、この位相ロック信号に応
答して駆動回路がリセット回路を駆動するための出力信
号を発生する。位相ロック回路は発振器の出力電圧と基
準電圧が同位相にある時ロックする。

ゲート信号発生回路は分周された出力電圧と基準電圧が
同符号となる期間にゲート信号を発生する。駆動回路は
ゲート信号に応答してリセット信号を発生する。ゲート
信号はこれと共に変化する基準電圧がθレベルにある時
位相をロックするように働く。

位相ロック回路は分局器とダイオードからなり、基準電
圧の変化に応答して異符号でトリがパルスを発生する。

ＡＮ［）ゲートはトリがパルスが一致しかつ分周された
出力電圧が所定の符号にある期間に位相ロック信号を発
生する。駆動回路はゲート信号と位相ロック信号のいず
れかに応答してＯＲゲートからリセット回路へ駆動信号
を発生する。

本発明の構成によれば、効率的に所望の位相と周波数に
発＠器の出力電圧と基準電圧をロックする。発振器には
リセット可能のリップルカウンクが用いられ、発掘器か
らの所定の周波数の出力を受は入れ、所定の周波数から
カウントダウンされた複数の周波数出力を発生する。リ
セット回路はリップルカウンタのカウント期間を初期化
する。

［発明の実施例］ 第１図は複数の矩形波出力Ｑ１・・・Ｑ９・・・Ｑ１４
を発生する周波数ロック装置１１を示す。周波数ロック
装置１１は水晶発振器１２を備えており、リセット可能
のリップルカウンタ１３へ安定した２、０ＭＨ２のパル
スを送る。各出力０１〜Ｑ１４は、２．ＯＭ　Ｈｚの発
振器の周波数を各別にカウントする。例えば、出力Ｑ１
は周波数がカウント２−２で１０’　Ｈｚ　、　１サイ
クルのインタバルが１μｓｅｃであり、出力Ｑ９は周波
数がカウント２−５１２で３，９０６．２５　Ｈｚ　、
インタバルが０．２５６μｓｅｃであり、ざらに出力Ｑ
１４は周波数が１２２．０７Ｈｚ、インタバルが８，１
９２μｓｅｃである。

第２図に示すように、波形１４，１５．１６はそれぞれ
水晶発振器１２の出力およびリップルカウンタ１３の矩
形波出力Ｑ９．Ｑ１４を表す。カウントスタートでリッ
プルカウンタ１３のすべての出力はθレベルになる。完
全なカウントサイクルが終了すると、出力Ｑ１４の波形
１６の０点ですべてのカウンタがＯにリセットされる。

同様に、外部リセットが第１図のリップルカウンタ１３
へ加えられると、すべてのカウンタが自助的に０レベル
にリセツ；−される。もし、リセットが出力Ｑ１４（波
形１６）のインタバルミーｂ間にいつでも加えられると
、出力波形のレベルが中断されず、ａ−ｂ間のインタバ
ルが延長される。上述のように、出力Ｑ９は全サイクル
（波形１５のインタバル１−ｎ）で２５６μｓｅｃ　、
半サイクルｌ−ｍで１９８μｓｅｃである。

第２図に示すように、出力Ｑ９の波形１５のｍで示され
る時点でリップルカウンタ１３がリセットされると、出
力Ｑ１４の波形１７のインタバルａ−ｂは１２８μｓｅ
Ｃまで延長され、インタバルａ−−ｂ−になる。しかし
、出力Ｑ１４のインタバルｂ−ｃは影響されない。こう
して、インタバルａ　”　−ｂ　−−４，２２４μｓｅ
ｃ　、インタバルｂ−−ｃ　−−４，０９６μｓｅｃ　
、インタバルａ−−Ｃ−−８，３２０，ｃｚｓｅｃとな
り、出力Ｑ１４に１／＜８−−ｃ　＝　）　−１２０，
２Ｈ２のリセットが加えられると、ずれた周波数となる
。

第３．４図は発振回路２０を示す。この発振回路２０に
よりリセットを実行するためにつくられた波形は、１２
８μｓｅｃの延長期間中出力Ｑ１４のパルスとなる。出
力Ｑ１４−Ａがパルス波形整形器２１へ加えられると、
パルス波形整形器２１は反転されたパルス８を発生し、
このパルスＢがＡＮＤゲート２２を動作する。この動作
時間は出力Ｑ９−Ｃから最初の新たな正のパルスを通過
させる時間だけである。パルスＢのパルス幅は１２８μ
ｓｅｃよりも長く、２５６μｓｅｃよりも短くて、リッ
プルカウンタ１３に所要のリセットを行わせる。

出力Ｑ９−Ｃとパルス８において正の変換が同時になさ
れると、ＡＮＤゲート２２がリップルカウンタ１３をリ
セットするためのリセットパルスＤを発生する。リセッ
トパルスＤの前縁が加えられると、直ちにリップルカウ
ンタ１３のすべてのステージが０にリセットされる。出
力Ｑ９−Ｃは通常の１２８μｓｅｃのインタバルの代り
に非常に狭いパルス幅になり、出力Ｑ１４のインタバル
ａ−ｂは１２８μｓｅｃだけ延長される。出力Ｑ１４が
分周回路２３へ加えられると、分周回路２３は＄＋＋１
２４に６０．　Ｉ　ＨＺの矩形波を送る。フィルタ回路
２５が矩形波から高調波を取り除き、１ｉ１２６に６０
ｊ）−１ｚの正弦波を送る。

第４図に示すように、リセット時間を延長すると、１２
６に６０．　Ｉ　Ｈｚよりもさらに低い周波数を発生す
る。例えば、リセット時間が１３．３３μｓｅｃだけ延
長されると、出力Ｑ１４−Ａで１２０Ｈｚとされ、分周
回路２３での２分割動作後に線２４で６０Ｈｚとなる。

勿論、リセット時間がもつと長いと、線２４．２６への
出力は６０）−１ｚ以下に減じる。

本発明ではリセット時間の長さは６０Ｈｚの電源電圧の
ような基準周波数により＄１１１１される。また、補正
可能のリセツ１−動作は基本となるリセットパルスＤに
非常に近いインタバル以外では阻止される。こうして、
周波ａおよび位相のロックがリップルカウンタ１３のリ
セットの時だけに行われ、リセットは［１２６の出力波
形の０ボルトの時点にだけ影響するので歪みは生じない
。

第５図は上述した水晶発振器１２とリップルカウンタ１
３の周波数および位相のロックを行うロック回路３１を
示し、第６図はロック回路３１でつくられた波形を表す
。ロック回路３１の素子や波形は第３．４図に示すもの
と共通であり、第５゜６図にも同じ符号を付けである。

６０Ｈｚの電源電圧３２が変圧器３４の１次コイル３３
へ加えられると、変圧器３４の２次コイル３５から正弦
波Ｊをシュミット・トリが装置３６が受ける。シュミッ
ト・１−リガ装置３６の矩形波出力には同符号化するパ
ルス波形整形器３７と微分回路３８へ加えられる。微分
回路３８の出力Ｍはダイオード３９へ送られ、正弦波Ｊ
を正の符号に変換した６０Ｈｚの出力Ｎを発生する。

出力ＮＩｆｉＡＮＤゲート４１へ送られると、ＡＮＤゲ
ート４１は＄１１２４に発振回路２０によりつくられた
矩形波出力Ｔを受ける。ダイオード３９の出力Ｎと発振
回路２０の出力Ｔのｕｐ期間が同時期にあると、直ちに
ＡＮＤゲート４１は位相ロック＋Ｓ号０を発生し、これ
をＯＲゲート４２へ送る。

ＯＲゲート４２の出力ＰがＡＮＤゲート４３へ加えられ
ると、ＡＮＤゲート４３は正弦波Ｊの０レベルで発生す
る基準パルスＬをパルス波形整形器３７から受ける。Ａ
ＮＤゲート４３へはもう１つの入力、すなわちワンショ
ット型のマルチバイブレータ４４によりつくられたコン
トロールパルスＦＳｍえられる。このコントロールパル
スＦは発振回路２０のＡＮＤゲート２２からの各リセッ
トパルスＤに応答してマルチバイブレータ４４によりつ
くられる。上述のように、各リセットパルスＤはリップ
ルカウンタ１３の出力Ｑ１１−Ａが正から負へ切り換っ
た後１２８μｓｅｃの間に生じる。

パルス波形整形器３７からの基準パルスＬとマルチバイ
ブレータ４４からのコントロールパルスＦがＯＲゲート
４２からの出力Ｐと時間的に一致すると、ＡＮＤゲート
４３が周波数ロック信号Ｇを発振回路２０のＯＲゲート
４５へ送る。リセットパルスＤと周波数ロック信号Ｇの
両者がＯＲゲート４５へ送られると、リップルカウンタ
１３をリセットする周波数ロックパルスＥを発生する。

こうして、周波数ロック信号ＧはリセットパルスＤによ
りリップルカウンタ１３のリセット時間を１２８μｓｅ
ｃに延長する役目を果す。

半サイクルゲート４６はＡＮＤゲート４３から周波数ロ
ック信号Ｇを受けてゲート信号Ｈを発生する。このゲー
ト信号Ｈは正弦波Ｊがちょうど負に変わりかつ発振回路
２０の出力Ｔがｄｏｗｎの期間持続する。この間ゲート
信号ＨはＯＲゲート４２を経てＡＮＤゲート４３を動作
させる。

周波数６０Ｈ２の基準正弦波Ｊが存在しない、つまりロ
ック状態にない間は、出力Ｑ９からのリセットパルスＤ
がＯＲゲート４５を経てリップルカウンタ１３をリセッ
トし、第２．４図について説明した波形と周波数をつく
る。逆に、基準正弦波Ｊが存在する間は、ロック回路３
１は次のようにしてロック状態に動作する。基準正弦波
Ｊは６０Ｈ１の電源電圧を代表し、この間にシュミット
・トリガ装［３６の矩形波出力には電源電圧の正弦波Ｊ
が０レベルとなる時レベル変換する。矩形波山ツノＫに
応答してパルス波形整形器３７はθレベルとなる時一様
なパルス幅と同符号の基準パルスＬをつくる。この基準
パルスしは１２０Ｈｚのレートで生じ、ＡＮＤゲート４
３へ送られる。矩形波出力には微分回路３８とダイオー
ド３９の動作により、ＡＮＤゲート４１へ同符号の出力
Ｎを送る。

ＡＮＤゲート４１へはこの他に出力Ｔが入力される。こ
の出力Ｔはリップルカウンター３と分周回路２３からつ
くられた６０Ｈｚの矩形波である。位相のロックは一様
な同符号の出力Ｎと出力下が同時に存在する時に達せら
れる。この結果つくられた位相ロック信号ＯはＯＲゲー
ト４２を経てＡＮ′） Ｄゲート４３を動作させる。

上述のように、最初のリセットパルスＤはマルチバイブ
レータ４４を起動し、発振回路２０をロックするコント
ロールパルスＦを発生させ、これをＡＮＤゲート４３へ
送る。こうして、基準パルスＬと、コントロールパルス
Ｆと、位相ロック信号Ｏに基づく出力Ｐとの３つの信号
が同時にあると、ＡＮＤゲート４３で周波数ロック信号
Ｇとなり、ＯＲゲート４５を経て、通常のカウンタサイ
クルが波形Ａを０にセットされた後で、先のリセットパ
ルスＤにより初期化された１２８μｓｅｃのリセットに
延びる。

上述のように、周波数ロックパルスＥによりつくられた
１３．３３μｓｅｃのリセットインタバルはリップルカ
ウンタ１３で正確に１２０）−１ｚとされ、分周回路２
３およびフィルタ回路２５で６０Ｈｚとされる。半サイ
クルゲート４６は周波数ロック信号Ｇの前縁により初期
化され、ゲート信号Ｈをつくる。正弦波Ｊの０レベルか
ら正への変化に応答した出力Ｎと、発振回路２０の出力
Ｔのｕｐ明期間、正弦波Ｊの０レベルから負へ変化する
時、ＡＮＤゲート４１を動作させる状態にないので、ゲ
ート信号ＨはＡＮＤゲート４３へ加えられ、このインタ
バルで周波数ロック信号Ｇを発生させる。基準パルスＬ
とコントロールパルスＦのパルス幅はゲートオーバラッ
プで選択される。

本発明によれば、上述の説明から種々の変更が可能であ
る。例えば上述したロック装置は６０Ｈ２以外の出力周
波数を得るためにも使用することができる。したがって
、本発明は実施例の説明に限定されないで実施し得る。

［発明の効果］ 本考案は上述のように構成したので、ロック状態にある
時、ｊ！振回路２０の周波数は僅かに高くなり、コント
ロールパルスＦｌｆｉ幾分進み、この結果生じる周波数
ロック信＠Ｇのパルス幅は少し長くなる。周波数ロック
信号Ｇが長くなると、リップルカウンタ１３のリセット
時間が長くなり、これにより効果的にｌ１１２６の出力
周波数が低くなる。

逆に、発振回路２０の周波数が幾分低くなると、コント
ロールパルスＦが僅かに遅れ、この結果周波数ロック信
＠Ｇのパルス幅が短くなる。周波数ロック信号Ｇが短か
くなると、リップルカウンタ１３のリセット時間が短か
くなり、これにより効果的に出力周波数が高くなる。

交流電源電圧３２が遮断されると、周波数ロック信号Ｇ
は発生しない。したがって、リップルカウンタ１３の次
のリセット期間は約１３．３３μＳｅＧ短縮され、出方
周波数は６０．１Ｈ２に戻る。この変換は０レベルとな
る時生じるので、ａ２６の濾波された正弦波は中断され
るなどの障害を受けない。

電源電圧３２が再び加えられると、周波数ロック信号Ｇ
は出力Ｎと出力Ｔが同位相となり、発振回路２０をロッ
クするコントロールパルスＦと基準パルスＬが同時間に
並ぶまでつくられない。

【図面の簡単な説明】 第１図は本発明に係る周波数ロック装置における発振器
とリップルカウンタのブロック線図、第２図は第１図の
＠回から発生したパルス波形の説明線図、第３図は発振
回路のブロック線図、第４図は第３図の発振回路より発
生した波形の説明線図、第５図は本発明による周波数ロ
ック装置の全体を示すブロック線図、第６図は第５図の
周波数ロック装置より発生したパルス波形の説明線図で
ある。 １１：周波数ロック装［１２：水晶発振器　１３：リッ
プルカウンタ　２０：発振回路　２１：パルス波形整形
器　２２．４１，４３：ＡＮＤゲート　２３：分周回路
　３１：ロック回路　３６：シュミット・トリが装Ｈ３
７：パルス波形整形器　３８：微分回路　３９：ダイオ
ード　４２゜４５：ＯＲゲート　４４：マルチバイプレ
ータ４６：半サイクルゲート 特許出願人　エレクトロニック　スペシャリスツインコ
ーポレイテッド

Claims (1)

1. 【特許請求の範囲】 所定の第１の周波数から第２の周波数に所定の期間だけ
   切り換わる電圧出力Ｑ１４を発生する発振回路１２、１
   ３、２１と、 所定の周波数の半分よりも小さい予め設定された周波数
   で所定の電圧レベルを周期的に変化させ、かつ所定の周
   波数へ変更可能の基準電圧Ｊを発生する基準電圧回路３
   ４と、 所定の電圧レベルに対応したパルス幅を有する基準パル
   スＬを発生する基準パルス波形整形器３７と、 第１の周波数から第２の周波数へ出力電圧が切り換わる
   と所定の期間、有限幅のコントロールパルスＦを発生す
   るマルチバイブレータ４４と、基準パルスＬとコントロ
   ールパルスＦとの時間的一致に応答して第２の周波数で
   発振回路を初期化するためのリセット回路４３、４５と
   からなる周波数ロック装置。