JPS626351B2 - - Google Patents

Info

Publication number
JPS626351B2
JPS626351B2 JP57101479A JP10147982A JPS626351B2 JP S626351 B2 JPS626351 B2 JP S626351B2 JP 57101479 A JP57101479 A JP 57101479A JP 10147982 A JP10147982 A JP 10147982A JP S626351 B2 JPS626351 B2 JP S626351B2
Authority
JP
Japan
Prior art keywords
layer
silicon
metal
silicide
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57101479A
Other languages
English (en)
Other versions
JPS5863174A (ja
Inventor
Jon Geiperu Junia Henrii
Aran Nesubitsuto Rarii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5863174A publication Critical patent/JPS5863174A/ja
Publication of JPS626351B2 publication Critical patent/JPS626351B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Description

【発明の詳細な説明】 本発明の分野 本発明は、集積半導体回路技術に於ける、高導
電率の珪化物より成る、特に電界効果トランジス
タ用の電極、及び相互接続体の形成方法に係る。
先行技術 集積回路技術の開発に於て、小さい半導体チツ
プの表面上に形成される回路の密度が近年著しく
増加している。この回路密度の増加は、ミクロン
又はサブミクロンのオーダーの極めて小さい寸法
を有する電極及び相互接続線の必要性を生じた。
しかしながら、そのように小さい寸法を有する電
極及び相互接続体は、それらの抵抗率が増加する
ことにより、伝播の遅延を生ぜしめる。更に、そ
の様に小さい寸法を有する電極及び相互接続体を
用いる場合には、自己表面安定化される導電性材
料を用いることが望ましい。
ドープされた多結晶シリコンは、高温に対して
安定性を有しそして自己表面安定化により安定な
絶縁層を設け得るので、集積回路の開発に於て従
来広範囲に用いられている。しかしながら、寸法
が減少するとともに、多結晶シリコンの抵抗率が
比較的高くなることによつて、望ましくない伝播
の遅延が生じる。
寸法が減少しても低シート抵抗を維持している
電極及び相互接続体を有する極めて高密度の集積
回路を形成するために、金属珪化物を用いること
が提案されている。珪化物はより低いシート抵抗
を有する他に、酸化雰囲気にさらされたときに珪
化物の露出表面上に二酸化シリコン層が形成され
ることにより自己表面安定化され得る。珪化物の
形成方法については、IBM、Technical
Disclousure Bulletin 第21巻、第12号、1979年
５月、第5039頁乃至第5040頁に開示されており、
この文献は、絶縁性基板上に金属化合物を蒸着
し、上記金属化合物上にシリコンを設け、それか
らその構造体をアニールすることを提案してい
る。本出願人所有の米国特許第4128670号の明細
書は、真空状態を中断せずに、基板上にシリコン
を付着し、それから珪化物形成金属及びシリコン
を付着し、そして上記シリコン、より具体的には
多結晶シリコンに接する２つの表面に於て上記金
属が反応して珪化物を形成する様にアニールする
ことを含む、珪化物の形成方法について記載して
いる。この珪化物構造体は、その構造体の仕事関
数がしばしば望ましくないシリコンの仕事関数で
ありそしてその構造体が微細な線を形成するリフ
ト・オフ方法に於ては用いられ得ないことを除い
ては、概して極めて有用である。本出願人所有の
米国特許第4180596号の明細書は、珪化物層を形
成するために、シリコンと、モリブデン、タンタ
ル、タングステン、ロジウム及びそれらの混合物
の如き珪化物形成金属とを同時蒸着することにつ
いて開示している。米国特許明細書は又、珪化物
を支持している基板の所定の部分から珪化物をリ
フト・オフ方法により除去することについても開
示している。
Japanese Journal of Applied Pheysics 第
17巻（1978年）のSupplement 17−１、第37頁乃
至第42頁に於けるT.Mochizuki等による“Ａ
NeW MOS Process Using MoSi2 as ａ Gate
Material”と題する論文は、酸化されたシリコ
ン・ウエハ上に付着された珪化モリブデンについ
て開示している。
シリコンとモリブデン又はタングステンの如き
金属とを、電界効果トランジスタの薄い酸化物の
如き薄い二酸化シリコン層上に直接同時蒸着した
場合には、その薄い二酸化シリコン層に跨つて短
絡及び／若しくは例えば３乃至４メガボルト／cm
以下の許容され得ぬ程に低い破壊電圧がしばしば
生じた。
例えばモリブデンの如き純粋な金属が薄い二酸
化シリコン層上に直接蒸着されてアニールされた
場合には、８メガボルト／cm又はそれ以上の許容
され得る高い値の破壊電圧が得られる。しかしな
がら、純粋なモリブデンは自己表面安定化され
ず、従つて高密度の集積半導体回路に於ける線又
は電極として使用されるには概して不適当であ
る。
本発明の要旨 本発明の目的は、高い破壊電圧及び調整され得
る仕事関数を有する高導電性の珪化物構造体の改
良された形成方法を提供することである。
本発明の他の目的は、リフト・オフ技術と適合
し得る高収率及び高性能の珪化物構造体の改良さ
れた形成方法を提供することである。
本発明の方法に従つて、半導体基板上に形成さ
れた薄い二酸化シリコン絶縁層上に例えばモリブ
デン又はタングステンの如き金属を直接付着し、
上記金属層上に上記金属及びシリコンを同時蒸着
し、それから上記の同時蒸着された金属−シリコ
ン層上にシリコンを付着することを含む、珪化物
構造体の改良された形成方法が達成される。上記
構造体がアニールされると、金属珪化物が上記二
酸化シリコン層迄形成される。上記シリコン層
は、上記の同時付着された金属−シリコン層とと
もに、直接上記の薄い二酸化シリコン層上に比較
的厚い金属珪化物層を形成するためにアニール工
程中に消費される上記金属層のためのシリコンの
源として働く。アニール工程の完了後に上記シリ
コン層の一部が残される様に、始めに充分に厚い
シリコン層が上記の同時付着された金属−シリコ
ン層に設けられる。それから、上記の厚い金属珪
化物層上に表面安定化層を形成するために、上記
の余分のシリコンが酸化され得る。シリコン層中
のすべてのシリコンがアニール工程中に消費され
た場合には、上記の厚い金属珪化物層が表面安定
化のために酸化雰囲気にさらされ得る。後者の場
合には、純粋な金属が珪化物中に析出して、純粋
な珪化物の線よりも更に高い導電率を有する線が
形成され、これは相互接続体のために極めて望ま
しい。
本発明の好実施例 第１図は、本発明の方法に従つて形成されたア
ニール工程前の構造体を示す断面図である。この
構造体は、好ましくはシリコンから成る半導体基
板１０を含み、その上に電界効果トランジスタの
ためのゲート酸化物として用いられるために適し
た、例えば20乃至50ナノメータの厚さを有する薄
い不活性の二酸化シリコン層１２が例えば800乃
至1000℃で成長される。所望ならば、層１２は窒
化シリコン又は二酸化シリコンと窒化シリコンと
の組合せから成つてもよい。二酸化シリコン層１
２上に高導電率の珪化物の相互接続線又は電極を
形成するために、二酸化シリコン層１２上にフオ
トレジスト層１４が付着されそして二酸化シリコ
ン層１２の表面１８の一部が露出される様に周知
の技術によつて開孔１６が該フオトレジスト層中
に形成される。その開孔１６を通して、金属が二
酸化シリコン層１２の表面１８上に直接付着され
て、30乃至60ナノメータの厚さを有する金属層２
０が形成される。それから、金属及びシリコンが
金属層２０上に任意の従来の手段により同時付着
されて、125乃至225ナノメータの厚さを有する金
属−シリコン層２２が形成される。次に、上記の
同時付着された金属−シリコン層２２上にシリコ
ンが付着されて、100乃至300ナノメータの厚さを
有する真性シリコン層２４が形成される。所望な
らば、金属層２０、金属−シリコン層２２及びシ
リコン層２４は、周知のデユアル電子ビーム蒸着
技術を用いて、例えば100乃至250℃の温度で付着
され得る。それらの技術を用いることにより、層
２０，２２及び２４は、１つの蒸着装置中に於て
真空状態を中断せずに連続的に付着され得る。金
属層２０は、モリブデン、タングステン、タンタ
ル、コバルト、チタン或はロジウムの如き金属、
又は他の耐熱金属から成り得る。
第１図の構造体が形成された後に、フオトレジ
スト層１４が、該層１４上に形成された金属層２
０、金属−シリコン層２２、及びシリコン層２４
の部分とともに、周知の技術によつて除去され
る。それから、第１図のシリコン層２４が金属層
２０のためのシリコンの源として働いて、層２０
のすべての金属及び層２４中のシリコンの少くと
も１部が消費されて、第２図に示されている如
く、比較的厚い金属珪化物層２２′が形成される
様に、第１図の構造体の残されている部分が、例
えば真空、アルゴン又は窒素中に於て750乃至120
℃の温度で30乃至60分間アニールされる。この金
属珪化物層２２′は二酸化シリコン層１２の表面
１８上に直接形成され、よい薄いシリコン層２
４′が構造体の最上層として残されることが理解
されよう。シリコン層２４′は、二酸化シリコン
の表面安定化層を形成するために、周知の技術に
より酸化され得る。珪化物が相互接続線として用
いられる領域に於ける、二酸化シリコン層１２の
表面１８の領域に於ては、珪化物中の純粋な金属
が析出すると高導電性の線が形成されるので、よ
り高導電率の相互接続線が設けられる様に、酸化
前にシリコン層２４′の一部又はすべてが食刻さ
れることが望ましい。この様にして、珪化物構造
体は二重の導電率を与えられる。珪化物中に生じ
る金属の量を変えることにより、珪化物層２２′
の仕事関数は、集積半導体回路の広い範囲に於て
有利に用いられ得る電極を形成する様に、変えら
れ得る。本発明の方法により形成された珪化物の
下の絶縁層の平均破壊電圧は略７メガボルト／cm
であることが解つた。
モリブデンが金属層２０及び金属−シリコン層
２２のための金属として用いられた場合の構造体
を分析したところ、該構造体がアニールされた
後、二酸化シリコン層１２の近傍にはモリブデン
元素は何ら検出されず、正方晶系のMoSi2及び
Mo5Si3の２つの珪化物の相が珪化物層２２′中に
観察された。
第１図に於て、線又は電極はリフト・オフ技術
によつて形成される様に示されているが、珪化物
のパターンは任意の従来のマスク及び食刻技術に
よつて形成されそして電極パターンは本発明の方
法に於けるアニール工程の前又は後のいずれに於
ても形成され得ることを理解されたい。
本発明の方法を実施することによつて、高導電
性を有し、容易に表面安定化され、そして高い破
壊電圧及び小さい垂直方向寸法を有する、極めて
高密度の微細な線又は電極を形成するために、リ
フト・オフ技術を利用して、珪化物構造体を形成
し得ることが理解されよう。更に、表面安定化層
の下に純粋な金属及び珪化物を有する相互接続線
が形成され、その純粋な金属の層は周知のドープ
された多結晶シリコン／珪化物の線又は純粋な珪
化物の線の場合よりも低い線路抵抗を与える。
【図面の簡単な説明】
第１図は本発明の方法により形成された本発明
の方法の初期の段階に於ける構造体を示す断面図
であり、第２図は本発明の方法により形成された
本発明の方法の後期の段階に於ける構造体を示す
断面図である。 １０……半導体基板、１２……二酸化シリコン
層、１４……フオトレジスト層、１６……開孔、
１８……表面、２０……金属層、２２……金属−
シリコン層、２２′……金属珪化物層、２４，２
４′……シリコン層。

Claims (1)

    【特許請求の範囲】
  1. １ 不活性の絶縁体上に金属層を付着し、上記金
    属層上に金属珪化物層を付着し、上記金属珪化物
    層上にシリコン層を付着し、上記シリコン層の少
    なくとも一部及び上記金属層が金属珪化物に変換
    される様に上記構造体をアニールすることを含
    む、導電性構造体の形成方法。
JP57101479A 1981-09-21 1982-06-15 導電性構造体の形成方法 Granted JPS5863174A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US304436 1981-09-21
US06/304,436 US4398341A (en) 1981-09-21 1981-09-21 Method of fabricating a highly conductive structure

Publications (2)

Publication Number Publication Date
JPS5863174A JPS5863174A (ja) 1983-04-14
JPS626351B2 true JPS626351B2 (ja) 1987-02-10

Family

ID=23176504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57101479A Granted JPS5863174A (ja) 1981-09-21 1982-06-15 導電性構造体の形成方法

Country Status (4)

Country Link
US (1) US4398341A (ja)
EP (1) EP0075085B1 (ja)
JP (1) JPS5863174A (ja)
DE (1) DE3277482D1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495512A (en) * 1982-06-07 1985-01-22 International Business Machines Corporation Self-aligned bipolar transistor with inverted polycide base contact
US4470189A (en) * 1983-05-23 1984-09-11 International Business Machines Corporation Process for making polycide structures
US4453306A (en) * 1983-05-27 1984-06-12 At&T Bell Laboratories Fabrication of FETs
JPS6037124A (ja) * 1983-08-09 1985-02-26 Seiko Epson Corp 半導体装置
US4609429A (en) * 1984-07-02 1986-09-02 International Business Machines Corporation Process for making a small dynamic memory cell structure
FR2571177B1 (fr) * 1984-10-02 1987-02-27 Thomson Csf Procede de realisation de grilles en siliciure ou en silicium pour circuit integre comportant des elements du type grille - isolant - semi-conducteur
US4660276A (en) * 1985-08-12 1987-04-28 Rca Corporation Method of making a MOS field effect transistor in an integrated circuit
US4751198A (en) * 1985-09-11 1988-06-14 Texas Instruments Incorporated Process for making contacts and interconnections using direct-reacted silicide
US4970573A (en) * 1986-07-01 1990-11-13 Harris Corporation Self-planarized gold interconnect layer
GB8710359D0 (en) * 1987-05-01 1987-06-03 Inmos Ltd Semiconductor element
US4771017A (en) * 1987-06-23 1988-09-13 Spire Corporation Patterning process
US4902379A (en) * 1988-02-08 1990-02-20 Eastman Kodak Company UHV compatible lift-off method for patterning nobel metal silicide
US5010037A (en) * 1988-10-14 1991-04-23 California Institute Of Technology Pinhole-free growth of epitaxial CoSi2 film on Si(111)
JPH02141569A (ja) * 1988-11-24 1990-05-30 Hitachi Ltd 超伝導材料
EP0388563B1 (en) * 1989-03-24 1994-12-14 STMicroelectronics, Inc. Method for forming a contact/VIA
US5106786A (en) * 1989-10-23 1992-04-21 At&T Bell Laboratories Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide
EP0499855A3 (en) * 1991-02-21 1992-10-28 Texas Instruments Incorporated Method and structure for microelectronic device incorporating low-resistivity straps between conductive regions
JPH05198739A (ja) * 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
US5401677A (en) * 1993-12-23 1995-03-28 International Business Machines Corporation Method of metal silicide formation in integrated circuit devices
JP2950232B2 (ja) * 1996-03-29 1999-09-20 日本電気株式会社 半導体記憶装置の製造方法
IT1285146B1 (it) * 1996-05-31 1998-06-03 Texas Instruments Italia Spa Procedimento per la realizzazione di configurazioni di polisilicio drogato in transistori mos.
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617824A (en) * 1965-07-12 1971-11-02 Nippon Electric Co Mos device with a metal-silicide gate
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
US4263058A (en) * 1979-06-11 1981-04-21 General Electric Company Composite conductive structures in integrated circuits and method of making same
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices

Also Published As

Publication number Publication date
JPS5863174A (ja) 1983-04-14
EP0075085A2 (en) 1983-03-30
US4398341A (en) 1983-08-16
EP0075085B1 (en) 1987-10-14
DE3277482D1 (en) 1987-11-19
EP0075085A3 (en) 1985-01-16

Similar Documents

Publication Publication Date Title
JPS626351B2 (ja)
US4180596A (en) Method for providing a metal silicide layer on a substrate
US4358340A (en) Submicron patterning without using submicron lithographic technique
US5244828A (en) Method of fabricating a quantum device
JPS59217328A (ja) 集積回路装置の製造方法
JPS5830162A (ja) 電極の形成方法
JPS58176975A (ja) 集積ｍｏｓ電界効果トランジスタ回路の製造方法
GB2062959A (en) Method of forming self-registering source drain and gate contacts for fet structures
EP0077813B1 (en) Low resistivity composite metallization for semiconductor devices and method therefor
US4551907A (en) Process for fabricating a semiconductor device
JPS63120442A (ja) 半導体にドープして接続部に導電性スルーホールを形成する方法
JPS6175544A (ja) 半導体装置の製法
US5459087A (en) Method of fabricating a multi-layer gate electrode with annealing step
US5200359A (en) Method of decreasing contact resistance between a lower elevation aluminum layer and a higher elevation electrically conductive layer
TW298674B (ja)
JPH0770502B2 (ja) 半導体装置の製造方法
JPS6161544B2 (ja)
JPS6160588B2 (ja)
JPH0578181B2 (ja)
JPH05267300A (ja) 半導体装置
JP3180333B2 (ja) 半導体記憶装置の製造方法
JPS626649B2 (ja)
JPS5892265A (ja) 半導体装置の製造方法
JPH0529346A (ja) 半導体装置の製造方法
JPS60115265A (ja) 半導体装置及びその製造方法