JPS6254932A - 半導体ウエ−ハの試験方法 - Google Patents
半導体ウエ−ハの試験方法Info
- Publication number
- JPS6254932A JPS6254932A JP19641185A JP19641185A JPS6254932A JP S6254932 A JPS6254932 A JP S6254932A JP 19641185 A JP19641185 A JP 19641185A JP 19641185 A JP19641185 A JP 19641185A JP S6254932 A JPS6254932 A JP S6254932A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- defective
- photomask
- probe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体ウェーハに形成された多数のチップ
部に順次探針を接触させて特性評価試験をする半導体ウ
ェーハの試験方法に関するものである。
部に順次探針を接触させて特性評価試験をする半導体ウ
ェーハの試験方法に関するものである。
半導体ウェーハ（以下単にウェーハと称する）の各チッ
プ部に回路パターンを形成するためのホトマスクを、第
２図に下面図で示す。この図で、１はホトマスクで、ガ
ラス板等のマスク基板２に各チップ部に対する回路パタ
ーン部３がＸ−Ｙ軸方向に多数配設されている。４は前
記回路パターン部３のうち、パターン欠陥のある欠陥回
路パターン部である。５は座標原点であり、この座標原
点５を基準点として各欠陥回路パターン部４の位置が、
ＸＹ座標で寸法またはチップ部単位で得られるようにし
ている。
プ部に回路パターンを形成するためのホトマスクを、第
２図に下面図で示す。この図で、１はホトマスクで、ガ
ラス板等のマスク基板２に各チップ部に対する回路パタ
ーン部３がＸ−Ｙ軸方向に多数配設されている。４は前
記回路パターン部３のうち、パターン欠陥のある欠陥回
路パターン部である。５は座標原点であり、この座標原
点５を基準点として各欠陥回路パターン部４の位置が、
ＸＹ座標で寸法またはチップ部単位で得られるようにし
ている。
第３図は第２図のホトマスク１を用い、写真製版技術に
よって処理されたウェーハの平面図である。この図では
１対１のプロジェクション露光装置によった場合を示し
、ウェーハ６に形成された各チップ部７の位置および各
チップ部７の回路パ、−ンは、ホトマスク１に対し左右
反転になっている。８は前記欠陥回路パターン部４が形
成された欠陥回路チップ部である。ホトマスク１の座標
原点５の位置はウェーハ６では外部位置となるので、改
めてウェーハ６内に座標原点９を設けである。こうして
、座標原点５に対し座標原点９を基準点として、ＸＹ座
標の位置修正量をチップ部７の単位で決めることにより
、ホ１ヘマスク１゛におけろ欠陥回路パターン部４の座
標位置の検出記録にヨリ、ウェーハ６での欠陥回路チッ
プ部８の座標位置がわかることになる。
よって処理されたウェーハの平面図である。この図では
１対１のプロジェクション露光装置によった場合を示し
、ウェーハ６に形成された各チップ部７の位置および各
チップ部７の回路パ、−ンは、ホトマスク１に対し左右
反転になっている。８は前記欠陥回路パターン部４が形
成された欠陥回路チップ部である。ホトマスク１の座標
原点５の位置はウェーハ６では外部位置となるので、改
めてウェーハ６内に座標原点９を設けである。こうして
、座標原点５に対し座標原点９を基準点として、ＸＹ座
標の位置修正量をチップ部７の単位で決めることにより
、ホ１ヘマスク１゛におけろ欠陥回路パターン部４の座
標位置の検出記録にヨリ、ウェーハ６での欠陥回路チッ
プ部８の座標位置がわかることになる。
従来のウェーハ試験方法は、ｘ−Ｙテーブル上に固定し
たウェーハ６を各チップ部７の配列ピッチで間欠移動さ
せ、ウェーハ試験装置の探針を下降してはチップ部７の
各電極に接触させ特性試験をし、その結果特性不良とな
ったチップには不良マークを速乾性インクにより打点し
ていた。こう１ノで、ウェーハ６の各チップ部７を順次
試験し全数について行っていた。
たウェーハ６を各チップ部７の配列ピッチで間欠移動さ
せ、ウェーハ試験装置の探針を下降してはチップ部７の
各電極に接触させ特性試験をし、その結果特性不良とな
ったチップには不良マークを速乾性インクにより打点し
ていた。こう１ノで、ウェーハ６の各チップ部７を順次
試験し全数について行っていた。
上記のような従来のウェーハの試験方法では、ウェーハ
６の全チップ部７を順次試験しており、欠陥回路チップ
部８まで試験し、その後の不良マ一りを打点するという
余分な操作と時間を費やし、生産性を低下させていた。
６の全チップ部７を順次試験しており、欠陥回路チップ
部８まで試験し、その後の不良マ一りを打点するという
余分な操作と時間を費やし、生産性を低下させていた。
すなわち、欠陥回路チップ部８の試験から不良マークの
打点までの間、Ｘ−Ｙテーブルは停止しており、特に大
口径のつ工−ハの場合、チップ部数が非常に多く無駄な
時間が増加し、処理能力を低下させるという問題点があ
った。
打点までの間、Ｘ−Ｙテーブルは停止しており、特に大
口径のつ工−ハの場合、チップ部数が非常に多く無駄な
時間が増加し、処理能力を低下させるという問題点があ
った。
この発明は、このような問題点を解決するためになされ
たもので、ウェーハの欠陥回路チップ部には探針を下降
せず完全なチップ部のみを試験し、欠陥回路チップ部に
は不良マークを自動的に打点し処理能力を増大させ生産
性を向上するウェーハの試験方法を得ることを目的とし
ている。
たもので、ウェーハの欠陥回路チップ部には探針を下降
せず完全なチップ部のみを試験し、欠陥回路チップ部に
は不良マークを自動的に打点し処理能力を増大させ生産
性を向上するウェーハの試験方法を得ることを目的とし
ている。
この発明に係るウェーハの試験方法は、ホトマスク欠陥
検査装置による欠陥検査情報をコンピュータに入れ、こ
のコンピュータによる処理手段によりウェーハの欠陥＠
路チップ部には試験を省略する指令と不良マークを打点
する指令とを出し、この指令でウェーハ試験装置により
ウェーハの完全チップ部にみに深針を下降接触し試験を
行うようにするものである。
検査装置による欠陥検査情報をコンピュータに入れ、こ
のコンピュータによる処理手段によりウェーハの欠陥＠
路チップ部には試験を省略する指令と不良マークを打点
する指令とを出し、この指令でウェーハ試験装置により
ウェーハの完全チップ部にみに深針を下降接触し試験を
行うようにするものである。
この発明においては、ホトマスク欠陥検査装置による欠
陥＠格パターン部位置の情報により、コンピュータによ
り被試験用のウェーハに対する置換処理がなされ、この
処理指令でウェーハ試験装置により、ウェーハの完全チ
ップ部のみに探針を下降接触させて試験をし、欠陥回路
チップ部はとば１ノで試験を省き、不良マークを打点す
る。
陥＠格パターン部位置の情報により、コンピュータによ
り被試験用のウェーハに対する置換処理がなされ、この
処理指令でウェーハ試験装置により、ウェーハの完全チ
ップ部のみに探針を下降接触させて試験をし、欠陥回路
チップ部はとば１ノで試験を省き、不良マークを打点す
る。
したがって、不良マークのサイズ等を考慮すれば、Ｘ−
Ｙテーブルが移動中に不良マークの打点が可能となる。
Ｙテーブルが移動中に不良マークの打点が可能となる。
この発明によるウェーハの試験方法の一実施例を第１図
に示すウェーハ試験装置の構成図により説明ずろ。
に示すウェーハ試験装置の構成図により説明ずろ。
ホトマスク欠陥検査装置１１によって得られたホトマス
ク１の欠陥回路パターン部４は、Ｘ−Ｙ座標に回路パタ
ーン部単位での位置に置き変えられ、内蔵しているマイ
クロプロセッサまたはミニコンピータ（図示は略す）等
の手段によって記憶される。この情報は外部出力機１２
によって磁気カード、フロッピーディスクまたは磁気テ
ープ等の記録手段に入れられて取り出される。
ク１の欠陥回路パターン部４は、Ｘ−Ｙ座標に回路パタ
ーン部単位での位置に置き変えられ、内蔵しているマイ
クロプロセッサまたはミニコンピータ（図示は略す）等
の手段によって記憶される。この情報は外部出力機１２
によって磁気カード、フロッピーディスクまたは磁気テ
ープ等の記録手段に入れられて取り出される。
この情報はミニコンピユータ１３の入力機１４に入れら
れ、ミニコンピユータ１３により被試験用のウェーハ６
に対するＸ−Ｙ座標でチップ部単位に置換処理し、欠陥
回路チップ部８の位置情報として、磁気ディスク等の記
録手段１５に記録されファイル化されて格納されろ。ウ
ェーハ６の写真製版工程では複数枚のホトマスク１が使
用されるが、これら全てのホトマスク１の欠陥検査情報
は、ミニコンピユータ１３に入れられて処理され、記録
手段１５に記録されている。
れ、ミニコンピユータ１３により被試験用のウェーハ６
に対するＸ−Ｙ座標でチップ部単位に置換処理し、欠陥
回路チップ部８の位置情報として、磁気ディスク等の記
録手段１５に記録されファイル化されて格納されろ。ウ
ェーハ６の写真製版工程では複数枚のホトマスク１が使
用されるが、これら全てのホトマスク１の欠陥検査情報
は、ミニコンピユータ１３に入れられて処理され、記録
手段１５に記録されている。
Ｘ−Ｙテーブル１７上に被試験用のウェーハ６を固定し
、Ｘ、Ｙ軸方向にチップ部７のピッチで間欠送すするよ
うになっている。ミニコンピユータ１３による被試験用
のウェーハ６に対するボトマスク７の情ｆｆ１１ζ基づ
く指令でウェーハ試験装置１６およびＸ−Ｙテーブル１
７を制御し、これによりウェーハ試験装置１６の探針１
８は、ウェーハ６の欠陥回路チップ部８へは下降するこ
となく、Ｘ−Ｙテーブル１７も欠陥回路チップ部８の位
置はとばして送り、その間に不良マーク打点針１９によ
り不良マークを打点し、完全チップ部のみに探針１８を
下降接触させて試験をする。
、Ｘ、Ｙ軸方向にチップ部７のピッチで間欠送すするよ
うになっている。ミニコンピユータ１３による被試験用
のウェーハ６に対するボトマスク７の情ｆｆ１１ζ基づ
く指令でウェーハ試験装置１６およびＸ−Ｙテーブル１
７を制御し、これによりウェーハ試験装置１６の探針１
８は、ウェーハ６の欠陥回路チップ部８へは下降するこ
となく、Ｘ−Ｙテーブル１７も欠陥回路チップ部８の位
置はとばして送り、その間に不良マーク打点針１９によ
り不良マークを打点し、完全チップ部のみに探針１８を
下降接触させて試験をする。
この発明は以上説明したとおり、ホトマスク欠陥検査装
置による欠陥検査情報をコンピュータに入れ、このコン
ピュータによる処理指令でウェーハ試験装置を制御し、
ウェーハの欠陥回路チップ部は試験を省略して不良マー
クのみを打点することとし、他の完全チップ部のみ探針
を接触し試験をするようにしたので、無駄が省かれ半導
体装置の生産能力上の重要地位にあるウェーハの試験の
処理能力が増大し、生産性が向上する。
置による欠陥検査情報をコンピュータに入れ、このコン
ピュータによる処理指令でウェーハ試験装置を制御し、
ウェーハの欠陥回路チップ部は試験を省略して不良マー
クのみを打点することとし、他の完全チップ部のみ探針
を接触し試験をするようにしたので、無駄が省かれ半導
体装置の生産能力上の重要地位にあるウェーハの試験の
処理能力が増大し、生産性が向上する。
特に、不良マークの打点をＸ−Ｙテーブル移動中に行う
ようにシーケンスを調整すればその効果はさらに増大し
、現在多用されているプロジェクション露光方式で大量
に焼付処理されるウェーハの場合、その効果は顕著であ
る。
ようにシーケンスを調整すればその効果はさらに増大し
、現在多用されているプロジェクション露光方式で大量
に焼付処理されるウェーハの場合、その効果は顕著であ
る。
第１図はこの発明による半導体ウェーハの試験方法の一
実施例を説明するウェーハ試験装置の構成図、第２図は
ホトマスクの下面図、第３図は第２図のホトマスクを用
いて焼付処理されてなる被試験用の半導体ウェーハの平
面図である。 図において、１はホトマスク、３は回路パターン部、４
ば欠陥回路パターン部、６は半導体ウェーハ、７はチッ
プ部、８は欠陥回路チップ部、１１はホトマスク欠陥検
査装置、１３はコンピュータ（ミニコンピユータ）、１
６はウェーハ試験装置、１８は探針、１９は不良マーク
打点針である。 なお、各図中の同一符号は同一または相当部分を示す。
実施例を説明するウェーハ試験装置の構成図、第２図は
ホトマスクの下面図、第３図は第２図のホトマスクを用
いて焼付処理されてなる被試験用の半導体ウェーハの平
面図である。 図において、１はホトマスク、３は回路パターン部、４
ば欠陥回路パターン部、６は半導体ウェーハ、７はチッ
プ部、８は欠陥回路チップ部、１１はホトマスク欠陥検
査装置、１３はコンピュータ（ミニコンピユータ）、１
６はウェーハ試験装置、１８は探針、１９は不良マーク
打点針である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ホトマスク欠陥検査装置によりホトマスクの欠陥回路
パターン部を検出し、これらの欠陥情報をコンピュータ
に入れて半導体ウェーハに対するチップ部位置に変換し
て記憶させ、前記ホトマスクを使用してできた被試験用
の半導体ウェーハを、ウェーハ試験装置により前記コン
ピュータの指令で欠陥回路パターン部を有するチップ部
には探針を下降接触させることなしに不良マークを打点
し、他の完全チップ部に探針を下降接触させ試験を行う
ことを特徴とする半導体ウェーハの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19641185A JPS6254932A (ja) | 1985-09-03 | 1985-09-03 | 半導体ウエ−ハの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19641185A JPS6254932A (ja) | 1985-09-03 | 1985-09-03 | 半導体ウエ−ハの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254932A true JPS6254932A (ja) | 1987-03-10 |
Family
ID=16357408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19641185A Pending JPS6254932A (ja) | 1985-09-03 | 1985-09-03 | 半導体ウエ−ハの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890557B2 (en) | 2012-04-10 | 2014-11-18 | International Business Machines Corporation | Built-in self-test method and structure |
-
1985
- 1985-09-03 JP JP19641185A patent/JPS6254932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890557B2 (en) | 2012-04-10 | 2014-11-18 | International Business Machines Corporation | Built-in self-test method and structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5633173A (en) | Method for detecting wafer defects | |
| JPH01253247A (ja) | ダイの位置決め方法と装置 | |
| CN101251712A (zh) | 一种半导体制造工艺中的掩模版图验证方法 | |
| JPS6254932A (ja) | 半導体ウエ−ハの試験方法 | |
| CN104716062B (zh) | 晶圆重复性光刻缺陷检查分析方法、系统及晶圆生产方法 | |
| JP4156968B2 (ja) | プローブ装置及びアライメント方法 | |
| JPS6184029A (ja) | 半導体検査装置 | |
| JPS61133639A (ja) | 半導体ウエ−ハの試験方法 | |
| JP2674909B2 (ja) | 半導体用マーキング装置 | |
| JP2005123293A (ja) | プローブ検査方法 | |
| JPH01173174A (ja) | 認識位置補正方法 | |
| JPS61284910A (ja) | 半導体装置製造用基板および半導体装置製造方法 | |
| JP2001210682A (ja) | 半導体選別装置 | |
| JPS6156616B2 (ja) | ||
| JPH05343274A (ja) | 半導体チップマーキング装置のマーキング位置決め方法 | |
| JP2532110B2 (ja) | 電子線露光方法 | |
| JPH01287449A (ja) | パターン欠陥検査装置 | |
| JPH02189945A (ja) | ウエハプローバ・マーキング方法 | |
| KR100247153B1 (ko) | 웨이퍼 잉킹시 잉커 제어 방법 | |
| JPS62123338A (ja) | 高密度実装基板の検査装置 | |
| CN112730248A (zh) | 一种防止芯片测试图形偏移的方法及系统 | |
| JPH04298057A (ja) | プロービング装置及び方法 | |
| JPH01120837A (ja) | 半導体ウエハプローバ | |
| JP3866966B2 (ja) | 繰り返し構造を有する物体の位置測定方法 | |
| JPH02197144A (ja) | 半導体ウェーハチップの位置合わせ方法 |