JPS6244291B2 - - Google Patents
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- JPS6244291B2 JPS6244291B2 JP57072656A JP7265682A JPS6244291B2 JP S6244291 B2 JPS6244291 B2 JP S6244291B2 JP 57072656 A JP57072656 A JP 57072656A JP 7265682 A JP7265682 A JP 7265682A JP S6244291 B2 JPS6244291 B2 JP S6244291B2
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- JP
- Japan
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- shift
- clock
- signal
- circuit
- output
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Links
- 239000013078 crystal Substances 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005236 sound signal Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 206010000210 abortion Diseases 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は入力情報に同期したシフトインクロツ
クによつて入力信号をレジスタに取り込み、独立
した高精度のシフトアウトクロツクによつて前記
レジスタに取り込まれている情報の送り出しを行
なうフアーストイン・フアーストアウトレジスタ
の制御回路に関するものである。
クによつて入力信号をレジスタに取り込み、独立
した高精度のシフトアウトクロツクによつて前記
レジスタに取り込まれている情報の送り出しを行
なうフアーストイン・フアーストアウトレジスタ
の制御回路に関するものである。
フアーストイン・フアーストアウトレジスタを
用いる装置としては、例えばデイジタル・オーデ
イオデイスクプレーヤーがある。このデイジタ
ル・オーデイオデイスクプレーヤーは、オーデイ
オ信号と各種制御信号がデイジタル値として光学
的に高密度で記載されているデイジタル・オーデ
イオデイスク（以下デイスクと称す）を再生する
ものである。この場合、デイスク上の信号は、８
ビツト単位の情報を14ビツトに変調したEFM信
号として記録されており、この14ビツト単位の情
報が光学ピツクアツプによつて読み取られてい
る。このようにして読み取られた14ビツト単位の
情報信号は、復調回路に於いて８ビツトの信号に
復調された後に誤り訂正がなされて16ビツトのパ
ラレル信号として送出される。従つて、この16ビ
ツトの情報信号をデイジタル・アナログ変換回路
に順次供給してアナログ値に変換し、その出力を
ローパスフイルタを介して取り出すことによりオ
ーデイオ信号が得られることになる。しかし、誤
り訂正回路から取り出されたデイジタル情報は、
デイスクのワウ・フラツターの影響を受けている
ために、高忠実度の再生音を得ることが出来ない
場合がある。
用いる装置としては、例えばデイジタル・オーデ
イオデイスクプレーヤーがある。このデイジタ
ル・オーデイオデイスクプレーヤーは、オーデイ
オ信号と各種制御信号がデイジタル値として光学
的に高密度で記載されているデイジタル・オーデ
イオデイスク（以下デイスクと称す）を再生する
ものである。この場合、デイスク上の信号は、８
ビツト単位の情報を14ビツトに変調したEFM信
号として記録されており、この14ビツト単位の情
報が光学ピツクアツプによつて読み取られてい
る。このようにして読み取られた14ビツト単位の
情報信号は、復調回路に於いて８ビツトの信号に
復調された後に誤り訂正がなされて16ビツトのパ
ラレル信号として送出される。従つて、この16ビ
ツトの情報信号をデイジタル・アナログ変換回路
に順次供給してアナログ値に変換し、その出力を
ローパスフイルタを介して取り出すことによりオ
ーデイオ信号が得られることになる。しかし、誤
り訂正回路から取り出されたデイジタル情報は、
デイスクのワウ・フラツターの影響を受けている
ために、高忠実度の再生音を得ることが出来ない
場合がある。
従つて、デイジタル・オーデイオデイスクプレ
ーヤーに於いては、デイジタル・アナログ変換回
路に供給するデイジタル情報を水晶発振回路に於
いて作られた高精度のクロツクパルスに同期して
供給することにより、デイスクのワウ・フラツタ
ーの影響をなくするためのデ・ジツター部が設け
られている。そして、このデ・ジツター部は入力
クロツクによりデータを取り込むとともに高精度
の出力クロツクに同期して最初に取り込まれたデ
ータから順次取り出すことにより、デイジタル・
アナログ変換回路に供給するデイジタル情報を出
力クロツクを発生する水晶発振回路の水晶精度に
高めるためのフアーストイン・フアーストアウト
レジスタが用いられている。
ーヤーに於いては、デイジタル・アナログ変換回
路に供給するデイジタル情報を水晶発振回路に於
いて作られた高精度のクロツクパルスに同期して
供給することにより、デイスクのワウ・フラツタ
ーの影響をなくするためのデ・ジツター部が設け
られている。そして、このデ・ジツター部は入力
クロツクによりデータを取り込むとともに高精度
の出力クロツクに同期して最初に取り込まれたデ
ータから順次取り出すことにより、デイジタル・
アナログ変換回路に供給するデイジタル情報を出
力クロツクを発生する水晶発振回路の水晶精度に
高めるためのフアーストイン・フアーストアウト
レジスタが用いられている。
第１図はデイジタル・オーデイオデイスクプレ
ーヤーのデ・ジツター部の一例を示す回路図であ
る。同図に於いて１は図示しない誤り訂正回路か
ら供給される16ビツトのデイジタル信号Ａを入力
とするデ・ジツター部であつて、４ビツト構成に
よるフアーストイン・フアーストアウトレジスタ
が４個並列に接続された構成となつている。そし
て、この４個のフアーストイン・フアーストアウ
トレジスタは、デイジタル信号Ａに同期して誤り
訂正回路から送られて来るクロツク信号をシフト
インクロツクSIとして入力ポートP1に入力してお
り、また図示しない水晶発振回路から供給される
44.1KHzの高精度クロツクをシフトアウトクロツ
クSOとして入力ポートP2に入力している。２は
デイジタル・アナログ変換回路であつて、フアー
ストイン・フアーストアウトレジスタによつて構
成されるデ・ジツター部１から発生される出力信
号Ｂをアナログ信号Ｃに変換して順次送出する。
ーヤーのデ・ジツター部の一例を示す回路図であ
る。同図に於いて１は図示しない誤り訂正回路か
ら供給される16ビツトのデイジタル信号Ａを入力
とするデ・ジツター部であつて、４ビツト構成に
よるフアーストイン・フアーストアウトレジスタ
が４個並列に接続された構成となつている。そし
て、この４個のフアーストイン・フアーストアウ
トレジスタは、デイジタル信号Ａに同期して誤り
訂正回路から送られて来るクロツク信号をシフト
インクロツクSIとして入力ポートP1に入力してお
り、また図示しない水晶発振回路から供給される
44.1KHzの高精度クロツクをシフトアウトクロツ
クSOとして入力ポートP2に入力している。２は
デイジタル・アナログ変換回路であつて、フアー
ストイン・フアーストアウトレジスタによつて構
成されるデ・ジツター部１から発生される出力信
号Ｂをアナログ信号Ｃに変換して順次送出する。
このように構成された回路に於いては、図示し
ない誤り訂正回路から供給されるデイジタル信号
Ａが、このデイジタル信号Ａに同期して送られて
くる第２図ａに示すシフトインクロツクSIによつ
てデ・ジツター部１に順次取り込まれる。この場
合、デ・ジツター部１を構成するフアーストイ
ン・フアーストアウトレジスタは16ビツトのデイ
ジタル信号Ａを例えば64個収容する容量を有して
おり、この容量の範囲内であればシフトインクロ
ツクSIによつて順次デイジタル信号Ａを取り込む
ことが出来る。しかし、デ・ジツター部１の入力
ポートP2には第２図ｂに示す44.1KHzでかつ水晶
精度のシフトアウトクロツクSOが供給されてい
るために、シフトインクロツクSIによつてフアー
ストイン・フアーストアウトレジスタに取り込ま
れたデイジタル信号Ａは、このシフトアウトクロ
ツクSOによつて順次送り出されることになる。
従つて、ワウ・フラツター等による影響を受けて
44.1KHz近辺の信号となつているデイジタル信号
Ａは、このデ・ジツター部１に於いて水晶精度に
よる44.1KHzの信号に合わされてデイジタル・ア
ナログ変換回路２に供給されることになる。この
ために、デイジタル・アナログ変換回路２から出
力されるアナログ信号Ｃは、ワウ・フラツター等
による影響を受けないデイジタル入力信号Ａの値
のみに対応した高精度のものとなり、このアナロ
グ信号Ｃを図示しないローパスフイルターを介し
て取り出すことにより、高忠実度のオーデイオ信
号が得られることになる。
ない誤り訂正回路から供給されるデイジタル信号
Ａが、このデイジタル信号Ａに同期して送られて
くる第２図ａに示すシフトインクロツクSIによつ
てデ・ジツター部１に順次取り込まれる。この場
合、デ・ジツター部１を構成するフアーストイ
ン・フアーストアウトレジスタは16ビツトのデイ
ジタル信号Ａを例えば64個収容する容量を有して
おり、この容量の範囲内であればシフトインクロ
ツクSIによつて順次デイジタル信号Ａを取り込む
ことが出来る。しかし、デ・ジツター部１の入力
ポートP2には第２図ｂに示す44.1KHzでかつ水晶
精度のシフトアウトクロツクSOが供給されてい
るために、シフトインクロツクSIによつてフアー
ストイン・フアーストアウトレジスタに取り込ま
れたデイジタル信号Ａは、このシフトアウトクロ
ツクSOによつて順次送り出されることになる。
従つて、ワウ・フラツター等による影響を受けて
44.1KHz近辺の信号となつているデイジタル信号
Ａは、このデ・ジツター部１に於いて水晶精度に
よる44.1KHzの信号に合わされてデイジタル・ア
ナログ変換回路２に供給されることになる。この
ために、デイジタル・アナログ変換回路２から出
力されるアナログ信号Ｃは、ワウ・フラツター等
による影響を受けないデイジタル入力信号Ａの値
のみに対応した高精度のものとなり、このアナロ
グ信号Ｃを図示しないローパスフイルターを介し
て取り出すことにより、高忠実度のオーデイオ信
号が得られることになる。
しかしながら、ドロツプアウト等によつてシフ
トインクロツクSIが第２図ａに示すようにその一
部が失なわれると、フレーム単位に於けるシフト
インクロツクSIとシフトアウトクロツクSOの総
数が合わなくなる。つまり、シフトインクロツク
SIに対してシフトアウトクロツクSOの数が多く
なる関係上、フアーストイン・フアーストアウト
レジスタが空となり、この空の状態で信号の送り
出し制御が行なわれる関係上、デイジタル出力値
が大きく変化してノイズ発生の原因となつてしま
う問題を有している。
トインクロツクSIが第２図ａに示すようにその一
部が失なわれると、フレーム単位に於けるシフト
インクロツクSIとシフトアウトクロツクSOの総
数が合わなくなる。つまり、シフトインクロツク
SIに対してシフトアウトクロツクSOの数が多く
なる関係上、フアーストイン・フアーストアウト
レジスタが空となり、この空の状態で信号の送り
出し制御が行なわれる関係上、デイジタル出力値
が大きく変化してノイズ発生の原因となつてしま
う問題を有している。
従つて、本発明による目的は、ドロツプアウト
等によつてシフトインクロツクが失なわれても再
生信号に影響を与えないようにしたフアーストイ
ン・フアーストアウトレジスタ制御回路を提供す
ることである。
等によつてシフトインクロツクが失なわれても再
生信号に影響を与えないようにしたフアーストイ
ン・フアーストアウトレジスタ制御回路を提供す
ることである。
このような目的を達成するために本発明による
フアーストイン・フアーストアウトレジスタ制御
回路は、シフトインクロツクによる入力信号の取
り込みを一定量にわたつて先行させるとともに、
入力信号のフレーム単位に於けるシフトインクロ
ツクの数とシフトアウトクロツクの数を計数して
比較し、シフトアウトクロツクの数がシフトイン
クロツクの数を越えた時にマスターリセツトをか
けてシフトイン・シフトアウトレジスタに供給す
るシフトアウトクロツクを中断して空の状態に於
ける信号の送り出し動作を防止するものである。
以下、図面を用いて本発明によるフアーストイ
ン・フアーストアウトレジスタ制御回路を詳細に
説明する。
フアーストイン・フアーストアウトレジスタ制御
回路は、シフトインクロツクによる入力信号の取
り込みを一定量にわたつて先行させるとともに、
入力信号のフレーム単位に於けるシフトインクロ
ツクの数とシフトアウトクロツクの数を計数して
比較し、シフトアウトクロツクの数がシフトイン
クロツクの数を越えた時にマスターリセツトをか
けてシフトイン・シフトアウトレジスタに供給す
るシフトアウトクロツクを中断して空の状態に於
ける信号の送り出し動作を防止するものである。
以下、図面を用いて本発明によるフアーストイ
ン・フアーストアウトレジスタ制御回路を詳細に
説明する。
第３図は本発明によるフアーストイン・フアー
ストアウトレジスタ制御回路の一実施例を示す回
路図であつて、第１図と同一部分は同一記号を用
いて示してある。同図に於いて３は電源投入時に
イニシヤルリセツト信号IRを発生するイニシヤ
ルリセツト回路であつて、電源＋Ｖとアース間に
直列接続された抵抗４とコンデンサ５とからなる
積分回路と、コンデンサ５に対して並列にかつ電
源＋Ｖに対して逆極性となるように接続されたダ
イオード６と、前記積分回路の出力を入力すると
ヒステリシス特性を有するインバータ７とによつ
て構成されている。８はオアゲートであつて、前
記イニシヤルリセツト回路３から発生されるイニ
シヤルリセツト信号IRと後述するマグネチユー
ドコンパレータ１９の出力信号とを入力として、
マスターリセツト信号MRを発生する。９，１０
はマスターリセツト信号MRを波形整形するため
に設けられたインバータ、１１はインバータ９，
１０を介して供給されるマスターリセツト信号
MRによつてクリアされてシフトインクロツクSI
を順次カウントする第１カウンタであつて、フア
ーストイン・フアーストアウトレジスタの情報記
憶段数の範囲内に於ける設定値、例えばこの場合
には段数６４の中間位置としての設定値３２に達
すると出力信号を発生するように構成されてい
る。１２は前記第１カウンタ１１の出力信号によ
つてセツトされるフリツプフロツプ回路、１３は
入力信号Ａに同期して送られて来るシフトインク
ロツクSIを前記フリツプフロツプ回路１２のセツ
ト期間に於いてのみ通してシフトインクロツク
SI′として出力するアンドゲート、１４は前記フ
リツプフロツプ回路１２のセツト期間に於いての
み、図示しない水晶発振回路から供給される
44.1KHzに高精度化されたシフトアウトクロツク
SOを通してシフトアウトクロツクSO′として
デ・ジツター部１の入力ポートP2に供給するアン
ドゲート、１５，１６はアンドゲート１３，１４
からそれぞれ発生されるシフトインクロツクSIお
よびシフトアウトクロツク３０をそれぞれ計数す
る第２、第３カウンタ、１７，１８は第２、第３
カウンタ１５，１６のカウント出力をフレーム同
期信号FSによつてラツチする第１、第２ラツチ
回路１９は第１、第２ラツチ回路１７，１８の出
力信号をそれぞれＸ、Ｙ入力とし、Ｘ＜Ｂなる場
合のみ出力を発生するマグネチユードコンパレー
タであつて、その出力信号はオアゲート８、フリ
ツプフロツプ回路１２のリセツト信号入力端およ
び第２、第３カウンタ１５，１６のクリア信号入
力端にそれぞれ供給される。
ストアウトレジスタ制御回路の一実施例を示す回
路図であつて、第１図と同一部分は同一記号を用
いて示してある。同図に於いて３は電源投入時に
イニシヤルリセツト信号IRを発生するイニシヤ
ルリセツト回路であつて、電源＋Ｖとアース間に
直列接続された抵抗４とコンデンサ５とからなる
積分回路と、コンデンサ５に対して並列にかつ電
源＋Ｖに対して逆極性となるように接続されたダ
イオード６と、前記積分回路の出力を入力すると
ヒステリシス特性を有するインバータ７とによつ
て構成されている。８はオアゲートであつて、前
記イニシヤルリセツト回路３から発生されるイニ
シヤルリセツト信号IRと後述するマグネチユー
ドコンパレータ１９の出力信号とを入力として、
マスターリセツト信号MRを発生する。９，１０
はマスターリセツト信号MRを波形整形するため
に設けられたインバータ、１１はインバータ９，
１０を介して供給されるマスターリセツト信号
MRによつてクリアされてシフトインクロツクSI
を順次カウントする第１カウンタであつて、フア
ーストイン・フアーストアウトレジスタの情報記
憶段数の範囲内に於ける設定値、例えばこの場合
には段数６４の中間位置としての設定値３２に達
すると出力信号を発生するように構成されてい
る。１２は前記第１カウンタ１１の出力信号によ
つてセツトされるフリツプフロツプ回路、１３は
入力信号Ａに同期して送られて来るシフトインク
ロツクSIを前記フリツプフロツプ回路１２のセツ
ト期間に於いてのみ通してシフトインクロツク
SI′として出力するアンドゲート、１４は前記フ
リツプフロツプ回路１２のセツト期間に於いての
み、図示しない水晶発振回路から供給される
44.1KHzに高精度化されたシフトアウトクロツク
SOを通してシフトアウトクロツクSO′として
デ・ジツター部１の入力ポートP2に供給するアン
ドゲート、１５，１６はアンドゲート１３，１４
からそれぞれ発生されるシフトインクロツクSIお
よびシフトアウトクロツク３０をそれぞれ計数す
る第２、第３カウンタ、１７，１８は第２、第３
カウンタ１５，１６のカウント出力をフレーム同
期信号FSによつてラツチする第１、第２ラツチ
回路１９は第１、第２ラツチ回路１７，１８の出
力信号をそれぞれＸ、Ｙ入力とし、Ｘ＜Ｂなる場
合のみ出力を発生するマグネチユードコンパレー
タであつて、その出力信号はオアゲート８、フリ
ツプフロツプ回路１２のリセツト信号入力端およ
び第２、第３カウンタ１５，１６のクリア信号入
力端にそれぞれ供給される。
このように構成された回路に於いて電源が投入
されると、まずイニシヤルリセツト回路３が作動
してイニシヤルリセツト信号IRが発生される。
このイニシヤルリセツト信号IRはオアゲート８
を介してマスターリセツト信号MRとなり、この
マスターリセツト信号MRはインバータ９，１０
に於いて波形整形された後に第１カウンタ１１を
クリアする。第１カウンタ１１はクリア動作が完
了すると、シフトインクロツクSIを順次カウント
する。この場合、シフトインクロツクSIはデ・ジ
ツター部１の入力ポートP1にも供給されているた
めに、このデ・ジツター部１を構成するフアース
トイン・フアーストアウトレジスタは、このシフ
トインクロツクSIに同期して送られて来る入力信
号Ａを順次取り込んで保持する。そして、第１カ
ウンタ１１の計数値が設定値３２に達すると、出
力信号が発生されてフリツプフロツプ回路１２が
セツトされ、そのセツト出力によつてアンドゲー
ト１３，１４が開かれる。従つて、フリツプフロ
ツプ回路１２がセツトされてアンドゲート１３，
１４が開かれる時点に於いては、すでに32個のシ
フトインクロツクSIが発生されているために、
デ・ジツター部１を構成する６４段構成によるフ
アーストイン・フアーストアウトレジスタは、そ
の半数の段部に入力信号Ａがすでに取り込まれて
保持されていることになる。そして、アンドゲー
ト１３，１４が開かれると、シフトインクロツク
SI、シフトアウトクロツクSOがシフトインクロ
ツクSI′、シフトアウトクロツクSOとして出力さ
れるために、第２、第３カウンタ１５，１６はこ
のシフトインクロツクSIおよびシフトアウトクロ
ツクSOをそれぞれ順次カウントしてそのカウン
ト値を出力する。また、デ・ジツター部１のフア
ーストイン・フアーストアウトレジスタは、入力
ポートP1にダイレクトに供給されるシフトインク
ロツクSIによつて入力信号Ａの取り込みを行な
い、入力ポートP2にアンドゲート１４を介して供
給されるシフトアウトクロツクSO′によつて情報
の送り出しが行なわれている。よつて、シフトイ
ンクロツクSIが欠落せずに送られて来ている場合
に於いては、フアーストイン・フアーストアウト
レジスタの半分の段部に常に入力信号Ａが保持さ
れていることになり、これに伴なつてシフトイン
クロツクSIが多少欠落しても空の状態とはならな
い。
されると、まずイニシヤルリセツト回路３が作動
してイニシヤルリセツト信号IRが発生される。
このイニシヤルリセツト信号IRはオアゲート８
を介してマスターリセツト信号MRとなり、この
マスターリセツト信号MRはインバータ９，１０
に於いて波形整形された後に第１カウンタ１１を
クリアする。第１カウンタ１１はクリア動作が完
了すると、シフトインクロツクSIを順次カウント
する。この場合、シフトインクロツクSIはデ・ジ
ツター部１の入力ポートP1にも供給されているた
めに、このデ・ジツター部１を構成するフアース
トイン・フアーストアウトレジスタは、このシフ
トインクロツクSIに同期して送られて来る入力信
号Ａを順次取り込んで保持する。そして、第１カ
ウンタ１１の計数値が設定値３２に達すると、出
力信号が発生されてフリツプフロツプ回路１２が
セツトされ、そのセツト出力によつてアンドゲー
ト１３，１４が開かれる。従つて、フリツプフロ
ツプ回路１２がセツトされてアンドゲート１３，
１４が開かれる時点に於いては、すでに32個のシ
フトインクロツクSIが発生されているために、
デ・ジツター部１を構成する６４段構成によるフ
アーストイン・フアーストアウトレジスタは、そ
の半数の段部に入力信号Ａがすでに取り込まれて
保持されていることになる。そして、アンドゲー
ト１３，１４が開かれると、シフトインクロツク
SI、シフトアウトクロツクSOがシフトインクロ
ツクSI′、シフトアウトクロツクSOとして出力さ
れるために、第２、第３カウンタ１５，１６はこ
のシフトインクロツクSIおよびシフトアウトクロ
ツクSOをそれぞれ順次カウントしてそのカウン
ト値を出力する。また、デ・ジツター部１のフア
ーストイン・フアーストアウトレジスタは、入力
ポートP1にダイレクトに供給されるシフトインク
ロツクSIによつて入力信号Ａの取り込みを行な
い、入力ポートP2にアンドゲート１４を介して供
給されるシフトアウトクロツクSO′によつて情報
の送り出しが行なわれている。よつて、シフトイ
ンクロツクSIが欠落せずに送られて来ている場合
に於いては、フアーストイン・フアーストアウト
レジスタの半分の段部に常に入力信号Ａが保持さ
れていることになり、これに伴なつてシフトイン
クロツクSIが多少欠落しても空の状態とはならな
い。
一方、第２、第３カウンタ１５，１６はアンド
ゲート１３，１４から発生されるシフトインクロ
ツクSIおよびシフトアウトクロツクSOを順次カ
ウントしており、このカウント値がフレーム同期
信号FSの発生時に第１、第２ラツチ回路１７，
１８に保持される。従つて、第１、第２クラツチ
回路１７，１８はフレーム単位に於けるシフトイ
ンクロツクSIおよびシフトアウトクロツクSOの
総数がそれぞれ保持されることになる。そして、
この第１、第２ラツチ回路１７，１８の出力信号
は、マグネチユードコンパレータ１９のＸ、Ｙ入
力端にそれぞれ供給されて比較が行なわれ、Ｘ＞
Ｙなる場合に於いてのみ出力信号が発生される。
つまり、第２ラツチ回路１８の出力信号が第１ラ
ツチ回路１７の出力値よりも大きな値になること
は、シフトインクロツクSIが何かの原因によつて
その一部に欠落が生じたことを示し、マグネチユ
ードコンパレータ１９の出力信号Ｄはシフトイン
クロツクSIの欠落検出信号となる。つまり、第
１、第２ラツチ回路１７，１８の出力値が同一値
であるか、あるいは第１ラツチ回路１７の出力値
が第２ラツチ回路１８の出力値よりも大きな場合
に於いては、デ・ジツター部１を構成するフアー
ストイン・フアーストアウトレジスタはシフトイ
ンクロツクSIおよびシフトアウトクロツクSO′に
よる入力信号Ａの取り込みおよび送り出しを行な
うことにより、水晶レベルに位相合せされた状態
で保持情報が順次読み出されることになる。そし
て、このデ・ジツター部１から発生された出力信
号Ｂは、デイジタル・アナログ変換回路２に於い
て変換されてワウ・フラツタの影響を受けない高
精度のアナログ信号Ｃが発生される。
ゲート１３，１４から発生されるシフトインクロ
ツクSIおよびシフトアウトクロツクSOを順次カ
ウントしており、このカウント値がフレーム同期
信号FSの発生時に第１、第２ラツチ回路１７，
１８に保持される。従つて、第１、第２クラツチ
回路１７，１８はフレーム単位に於けるシフトイ
ンクロツクSIおよびシフトアウトクロツクSOの
総数がそれぞれ保持されることになる。そして、
この第１、第２ラツチ回路１７，１８の出力信号
は、マグネチユードコンパレータ１９のＸ、Ｙ入
力端にそれぞれ供給されて比較が行なわれ、Ｘ＞
Ｙなる場合に於いてのみ出力信号が発生される。
つまり、第２ラツチ回路１８の出力信号が第１ラ
ツチ回路１７の出力値よりも大きな値になること
は、シフトインクロツクSIが何かの原因によつて
その一部に欠落が生じたことを示し、マグネチユ
ードコンパレータ１９の出力信号Ｄはシフトイン
クロツクSIの欠落検出信号となる。つまり、第
１、第２ラツチ回路１７，１８の出力値が同一値
であるか、あるいは第１ラツチ回路１７の出力値
が第２ラツチ回路１８の出力値よりも大きな場合
に於いては、デ・ジツター部１を構成するフアー
ストイン・フアーストアウトレジスタはシフトイ
ンクロツクSIおよびシフトアウトクロツクSO′に
よる入力信号Ａの取り込みおよび送り出しを行な
うことにより、水晶レベルに位相合せされた状態
で保持情報が順次読み出されることになる。そし
て、このデ・ジツター部１から発生された出力信
号Ｂは、デイジタル・アナログ変換回路２に於い
て変換されてワウ・フラツタの影響を受けない高
精度のアナログ信号Ｃが発生される。
次に、シフトインクロツクSIが何かの原因によ
つて欠落すると、第１、第２ラツチ回路１７，１
８に保持されているフレーム単位のシフトインク
ロツクSI′の総数がシフトアウトクロツクSO′の総
数よりも少ない値になり、これに伴なつてマグネ
チユードコンパレータ１９からシフトインクロツ
クSI′欠落が生じたことを示す出力信号Ｄが発生
される。このようにして、出力信号Ｄが発生され
ると、そのフレームの入力信号Ａは誤つたものと
なるために、この出力信号Ｄをオアゲート８に供
給してマスターリセツト信号MRを発生させて第
１カウンタ１１をクリアさせる。また、この出力
信号Ｄはフリツプフロツプ回路１２のリセツト入
力端Ｒおよび第２、第３カウンタ１５，１６のク
リア入力端CLに供給されてこれらがすべてリセ
ツトされる。そして、フリツプフロツプ回路１２
がリセツトされると、アンドゲート１３，１４が
閉じられてシフトインクロツクSI′およびシフト
アウトクロツクSO′の発生が中止され、これに伴
なつてデ・ジツター部１を構成するフアーストイ
ン・フアーストアウトレジスタのシフトアウト動
作が中止されて、空の状態による送り出し動作が
行なわれるのを防止している。そして、第１カウ
ンタ１１は上述した電源投入時に於ける場合と同
様に、マグネチユードコンパレータ１９の出力信
号Ｄの発生時にクリアされ、その後シフトインク
ロツクSIを設定数「32」だけ計数した時点に於い
て出力信号が発生される。このようにして、第１
カウンタ１５から出力信号が発生されると、フリ
ツプフロツプ回路１２が再びセツトされてアンド
ゲート１３，１４が開かれることになる。
つて欠落すると、第１、第２ラツチ回路１７，１
８に保持されているフレーム単位のシフトインク
ロツクSI′の総数がシフトアウトクロツクSO′の総
数よりも少ない値になり、これに伴なつてマグネ
チユードコンパレータ１９からシフトインクロツ
クSI′欠落が生じたことを示す出力信号Ｄが発生
される。このようにして、出力信号Ｄが発生され
ると、そのフレームの入力信号Ａは誤つたものと
なるために、この出力信号Ｄをオアゲート８に供
給してマスターリセツト信号MRを発生させて第
１カウンタ１１をクリアさせる。また、この出力
信号Ｄはフリツプフロツプ回路１２のリセツト入
力端Ｒおよび第２、第３カウンタ１５，１６のク
リア入力端CLに供給されてこれらがすべてリセ
ツトされる。そして、フリツプフロツプ回路１２
がリセツトされると、アンドゲート１３，１４が
閉じられてシフトインクロツクSI′およびシフト
アウトクロツクSO′の発生が中止され、これに伴
なつてデ・ジツター部１を構成するフアーストイ
ン・フアーストアウトレジスタのシフトアウト動
作が中止されて、空の状態による送り出し動作が
行なわれるのを防止している。そして、第１カウ
ンタ１１は上述した電源投入時に於ける場合と同
様に、マグネチユードコンパレータ１９の出力信
号Ｄの発生時にクリアされ、その後シフトインク
ロツクSIを設定数「32」だけ計数した時点に於い
て出力信号が発生される。このようにして、第１
カウンタ１５から出力信号が発生されると、フリ
ツプフロツプ回路１２が再びセツトされてアンド
ゲート１３，１４が開かれることになる。
このように、フレーム単位に於けるシフトイン
クロツクSI′およびシフトアウトクロツクSO′の総
数がシフトインクロツクSI′の総数よりもシフト
アウトクロツクSO′の総数の方が多い場合には、
そのフレームに於けるシフトインクロツクSI′の
一部が欠落したものと判断してデ・ジツター部１
を構成するフアーストイン・フアーストアウトレ
ジスタのシフトアウト動作を中止する。そして、
次のフレームに於いては、予め定められた数のシ
フトイン動作を先行させた後にシフトアウト動作
を開始させることによつて、シフトインクロツク
が何かの原因によつて多少欠落しても空状態の送
り出しが行なわれるのを防止している。
クロツクSI′およびシフトアウトクロツクSO′の総
数がシフトインクロツクSI′の総数よりもシフト
アウトクロツクSO′の総数の方が多い場合には、
そのフレームに於けるシフトインクロツクSI′の
一部が欠落したものと判断してデ・ジツター部１
を構成するフアーストイン・フアーストアウトレ
ジスタのシフトアウト動作を中止する。そして、
次のフレームに於いては、予め定められた数のシ
フトイン動作を先行させた後にシフトアウト動作
を開始させることによつて、シフトインクロツク
が何かの原因によつて多少欠落しても空状態の送
り出しが行なわれるのを防止している。
なお、上記実施例に於いては、デイジタル・オ
ーデイオデイスクプレーヤーのデ・ジツター部に
適用した場合について説明したが、本発明はこれ
に限定されるものではない。
ーデイオデイスクプレーヤーのデ・ジツター部に
適用した場合について説明したが、本発明はこれ
に限定されるものではない。
以上説明したように本発明によるフアーストイ
ン・フアーストアウトレジスタ制御回路は、シフ
トイン動作を先行させてフアーストイン・フアー
ストアウトレジスタに所定量の入力信号を保持さ
せた状態でシフトアウト動作を開始し、入力信号
の各フレームに於けるシフトインクロツクの数が
シフトアウトクロツクの数よりも少なくなつた場
合にはシフトインクロツクに欠落が生じたものと
してシフトアウト動作を中止するものである。よ
つて、フアーストイン・フアーストアウトレジス
タは、空状態に於ける送り出し動作が防止され、
これによつて空状態の送りによつて出力信号が大
きく変動することによるノイズ発生が防止される
優れた効果を有する。
ン・フアーストアウトレジスタ制御回路は、シフ
トイン動作を先行させてフアーストイン・フアー
ストアウトレジスタに所定量の入力信号を保持さ
せた状態でシフトアウト動作を開始し、入力信号
の各フレームに於けるシフトインクロツクの数が
シフトアウトクロツクの数よりも少なくなつた場
合にはシフトインクロツクに欠落が生じたものと
してシフトアウト動作を中止するものである。よ
つて、フアーストイン・フアーストアウトレジス
タは、空状態に於ける送り出し動作が防止され、
これによつて空状態の送りによつて出力信号が大
きく変動することによるノイズ発生が防止される
優れた効果を有する。
第１図はフアーストイン・フアーストアウトレ
ジスタを用いたデイジタルオーデイオデイスクの
デ・ジツター部を示す回路図、第２図ａ，ｂは第
１図の動作を説明するための波形図、第３図は本
発明によるフアーストイン・フアーストアウトレ
ジスタ制御回路の一実施例を示す回路図である。 １……デ・ジツター部、２……デイジタルアナ
ログ変換回路、３……イニシヤルリセツト回路、
８……オアゲート、９，１０……インバータ、１
１，１５，１６……第１〜第３カウンタ、１２…
…フリツプフロツプ回路、１３，１４……アンド
ゲート、１７，１８……第１、第２ラツチ回路、
１９……マグネチユードコンパレータ。
ジスタを用いたデイジタルオーデイオデイスクの
デ・ジツター部を示す回路図、第２図ａ，ｂは第
１図の動作を説明するための波形図、第３図は本
発明によるフアーストイン・フアーストアウトレ
ジスタ制御回路の一実施例を示す回路図である。 １……デ・ジツター部、２……デイジタルアナ
ログ変換回路、３……イニシヤルリセツト回路、
８……オアゲート、９，１０……インバータ、１
１，１５，１６……第１〜第３カウンタ、１２…
…フリツプフロツプ回路、１３，１４……アンド
ゲート、１７，１８……第１、第２ラツチ回路、
１９……マグネチユードコンパレータ。
Claims (1)
- １ フアーストイン・フアーストアウトレジスタ
に供給される入力信号取り込み用のシフトインク
ロツクをマスターリセツト信号によりクリアされ
て順次カウントすることにより、前記フアースト
イン・フアーストアウトレジスタの段数範囲内に
於ける設定数をカウントすると出力を発生する第
１カウンタと、この第１カウンタの出力信号によ
つてセツトされるフリツプフロツプ回路と、この
フリツプフロツプ回路のセツト期間に於いてのみ
開となつて前記シフトインクロツクを取り込む第
１ゲート回路および、高精度のクロツク信号を取
り込んで前記フアーストイン・フアーストアウト
レジスタにシフトアウトクロツクとして供給する
第２ゲート回路と、この第１、第２ゲート回路の
出力をそれぞれ計数する第２、第３カウンタと、
この第２、第３カウンタの出力信号を前記入力信
号のフレーム単位にラツチする第１、第２ラツチ
回路と、この第１、第２ラツチ回路の出力値を比
較し、第１ラツチ回路の出力値が第２ラツチ回路
の出力値よりも大なる場合にのみ出力を発生して
前記フリツプフロツプ回路のリセツト制御および
前記第２、第３カウンタのクリア制御を行なうマ
グネチユードコンパレータとを備え、前記第１カ
ウンタ１１は電源投入時に発生されるイニシヤル
リセツト信号によつてその計数値がクリアされる
とともに、前記マグネチユードコンパレータ１９
の出力信号をマスターリセツト信号として与えら
れることにその計数値がクリアされることを特徴
とするフアーストイン・フアーストアウトレジス
タ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072656A JPS58191043A (ja) | 1982-04-30 | 1982-04-30 | フア−ストイン・フア−ストアウトレジスタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072656A JPS58191043A (ja) | 1982-04-30 | 1982-04-30 | フア−ストイン・フア−ストアウトレジスタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191043A JPS58191043A (ja) | 1983-11-08 |
| JPS6244291B2 true JPS6244291B2 (ja) | 1987-09-19 |
Family
ID=13495633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072656A Granted JPS58191043A (ja) | 1982-04-30 | 1982-04-30 | フア−ストイン・フア−ストアウトレジスタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64487A (en) * | 1987-03-23 | 1989-01-05 | Eta Sa Fab Ebauches | Watchcase, one set of components constituting watchcase, and method for assembling watchcase |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1286421C (en) * | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
-
1982
- 1982-04-30 JP JP57072656A patent/JPS58191043A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64487A (en) * | 1987-03-23 | 1989-01-05 | Eta Sa Fab Ebauches | Watchcase, one set of components constituting watchcase, and method for assembling watchcase |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191043A (ja) | 1983-11-08 |
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