JPS6242546A - セラミツクパツケ−ジ - Google Patents
セラミツクパツケ−ジInfo
- Publication number
- JPS6242546A JPS6242546A JP60182263A JP18226385A JPS6242546A JP S6242546 A JPS6242546 A JP S6242546A JP 60182263 A JP60182263 A JP 60182263A JP 18226385 A JP18226385 A JP 18226385A JP S6242546 A JPS6242546 A JP S6242546A
- Authority
- JP
- Japan
- Prior art keywords
- input
- chip
- ceramic substrate
- copper block
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Junction Field-Effect Transistors (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入出力端子、半導体チップ、搭載部を同一基板上に形成
し、これらを銅ブロック（筐体）に嵌合させることによ
り、パッケージずれによる特性の劣化を防止し、コスト
低減および接地インピーダンスの低減を実現する。
し、これらを銅ブロック（筐体）に嵌合させることによ
り、パッケージずれによる特性の劣化を防止し、コスト
低減および接地インピーダンスの低減を実現する。
本発明はセラミックパッケージに関するもので、さらに
詳しく言えば、ＦＥＴチップ等を搭載する超高周波セラ
ミックパッケージの改良に関するものである。
詳しく言えば、ＦＥＴチップ等を搭載する超高周波セラ
ミックパッケージの改良に関するものである。
ＦＥＴチップ等を搭載する超高周波セラミックパッケー
ジ（以下には単にセラミックパッケージという）は、接
地導体としてセラミック基板の外側に厚１１１１のメタ
ライズ面を用いてきたが、使用周波数が高くなるにつれ
て接地導体の構造が改良され、メタライズ面を金属ブロ
ック基体（筐体）に置き換え、接地インピーダンスを低
減したパッケージが開発された。この型のバフケージは
、金属ブロック基体、ラミネート構造の入力および出力
端子をもったセラミックの３つの構造体からなる。
ジ（以下には単にセラミックパッケージという）は、接
地導体としてセラミック基板の外側に厚１１１１のメタ
ライズ面を用いてきたが、使用周波数が高くなるにつれ
て接地導体の構造が改良され、メタライズ面を金属ブロ
ック基体（筐体）に置き換え、接地インピーダンスを低
減したパッケージが開発された。この型のバフケージは
、金属ブロック基体、ラミネート構造の入力および出力
端子をもったセラミックの３つの構造体からなる。
上記したパッケージは第２図に示され、同図（ａ）はパ
ッケージの平面図、同図（ｂ）と（Ｃ）は同図ｆａ）の
Ｂ−Ｂ線およびＣ−Ｃ線に沿う断面図で、図において、
３１は銅ブロック（金属ブロック基体） 、３２ａと３
２ｂはセラミック体、３３はアースブロック、３４は入
力端子、３５は出力端子、３６はメタライズ層、３７は
半導体チップ（以下単にチップという）、３８はゲート
ワイヤ、３９．４１はソースワイヤ、４０はドレインワ
イヤ、４２はラミネート部を示し、図示のパッケージは
、銅ブロック３１．２つのセラミック体３２ａ、 ３２
ｂを主な構成部品とするものである。
ッケージの平面図、同図（ｂ）と（Ｃ）は同図ｆａ）の
Ｂ−Ｂ線およびＣ−Ｃ線に沿う断面図で、図において、
３１は銅ブロック（金属ブロック基体） 、３２ａと３
２ｂはセラミック体、３３はアースブロック、３４は入
力端子、３５は出力端子、３６はメタライズ層、３７は
半導体チップ（以下単にチップという）、３８はゲート
ワイヤ、３９．４１はソースワイヤ、４０はドレインワ
イヤ、４２はラミネート部を示し、図示のパッケージは
、銅ブロック３１．２つのセラミック体３２ａ、 ３２
ｂを主な構成部品とするものである。
上記したパッケージについて、本発明者は下記の３つの
問題点を見出した。
問題点を見出した。
■セラミック体３２ａ、 ３２ｂの嵌め合わせにおいて
位置ずれがあると、第３図の平面図に示される如く、入
力端子と出力端子の位置ずれが発生し、ＦＥＴ特性のバ
ラツキと性能劣化の原因となる。
位置ずれがあると、第３図の平面図に示される如く、入
力端子と出力端子の位置ずれが発生し、ＦＥＴ特性のバ
ラツキと性能劣化の原因となる。
■接地用に金属小片でアースブロックを形成しているの
で接地インピーダンスが比較的高＜、加えて組立工数が
増える。
で接地インピーダンスが比較的高＜、加えて組立工数が
増える。
■部品数が多いので、組立に位置ぎめ用の治具を用いる
必要があり、製造コストが高くなる。
必要があり、製造コストが高くなる。
本発明はこのような点に鑑みて創作されたもので、入出
力端子の位置ずれをなくし、アースプロソゲを接地イン
ピーダンスを低減するもので作り、構成部品点数を少な
くしたパッケージを提供することを目的とする。
力端子の位置ずれをなくし、アースプロソゲを接地イン
ピーダンスを低減するもので作り、構成部品点数を少な
くしたパッケージを提供することを目的とする。
第１図は（ａｌは本発明実施例の平面図、同図（ｂ）と
（Ｃ１は同図（ａｌのＢ−Ｂ線とＣ−Ｃ線に沿う断面図
である。同図において、１１は銅ブロック、１２はセラ
ミック基板、Ｉ３は入力端子、１４は出力端子、１５は
ゲートワイヤ、１６．１８はソースワイヤ、１７はドレ
インワイヤ、１９はＦＥＴチップ、２０はＦＥＴチップ
搭載用メタライズ層、２１はセラミック体１２上に設け
たメタライズ層、２２はラミネート部である。
（Ｃ１は同図（ａｌのＢ−Ｂ線とＣ−Ｃ線に沿う断面図
である。同図において、１１は銅ブロック、１２はセラ
ミック基板、Ｉ３は入力端子、１４は出力端子、１５は
ゲートワイヤ、１６．１８はソースワイヤ、１７はドレ
インワイヤ、１９はＦＥＴチップ、２０はＦＥＴチップ
搭載用メタライズ層、２１はセラミック体１２上に設け
たメタライズ層、２２はラミネート部である。
第１図において、ＦＥＴチップ１９を搭載するメタライ
ズ層２０とラミネート部２２を具備し、入力端子１３と
出力端子１４が形成されたセラミック基板１２はＨ字型
に構成し、セラミック基板１２の凹部１２ａと銅ブロッ
クの凸部１１ａとを嵌合する。
ズ層２０とラミネート部２２を具備し、入力端子１３と
出力端子１４が形成されたセラミック基板１２はＨ字型
に構成し、セラミック基板１２の凹部１２ａと銅ブロッ
クの凸部１１ａとを嵌合する。
上記のセラミックパッケージにおいては、アースは銅ブ
ロック１１でとるので接地インピーダンスは小になり、
大きな部品は銅ブロック１１とセラミック基板１２の２
つであるので、組立工程が少なくコスト減になる。
ロック１１でとるので接地インピーダンスは小になり、
大きな部品は銅ブロック１１とセラミック基板１２の２
つであるので、組立工程が少なくコスト減になる。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図を再び参照すると、セラミック基板１２には、半
導体チップ例えばＦＥＴチップ１９を搭載するためのメ
タライズ層２０と、ラミネート部２２をもった入力端子
部（入力端子１３が形成された部分）と出力端子部（出
力端子１４をもった部分）とが形成されている。ＦＥＴ
チフプ搭載用のメタライズ層２０も入出力端子部のメタ
ライズ層２１と同じく金メッキで作る。そして、セラミ
ック基板１２はＨ字型に作られ、中央部分に凹部１２ａ
を提供する。このような構成であるので、入力端子１３
と出力端子１４とはメタライズ層２０の上に搭載された
ＦＥＴと同一線上に並び、入出力端子の位置ずれと、Ｆ
ＥＴチップ１９の搭載位置ずれがなくなり、第３図を参
照して説明した従来の問題点が解決される。なお、ＦＥ
Ｔチップ１９は、ゲートワイヤ１５により入力端子１３
に、ドレインワイヤ１７で出力端子１４に接続され、ソ
ースワイヤエ６と１８によって銅ブロックＩＩに接続さ
れている。
導体チップ例えばＦＥＴチップ１９を搭載するためのメ
タライズ層２０と、ラミネート部２２をもった入力端子
部（入力端子１３が形成された部分）と出力端子部（出
力端子１４をもった部分）とが形成されている。ＦＥＴ
チフプ搭載用のメタライズ層２０も入出力端子部のメタ
ライズ層２１と同じく金メッキで作る。そして、セラミ
ック基板１２はＨ字型に作られ、中央部分に凹部１２ａ
を提供する。このような構成であるので、入力端子１３
と出力端子１４とはメタライズ層２０の上に搭載された
ＦＥＴと同一線上に並び、入出力端子の位置ずれと、Ｆ
ＥＴチップ１９の搭載位置ずれがなくなり、第３図を参
照して説明した従来の問題点が解決される。なお、ＦＥ
Ｔチップ１９は、ゲートワイヤ１５により入力端子１３
に、ドレインワイヤ１７で出力端子１４に接続され、ソ
ースワイヤエ６と１８によって銅ブロックＩＩに接続さ
れている。
前記した如く、セラミック基板１２は凹部１２ａが形成
されたＨ字型の構造であり、この凹部１２ａと洞ブロッ
ク１１の凸部１１ａとを嵌合し、例えばこれらを銀ろう
で接着する。かくして、従来の３部品点数が２に減り、
また銅ブロック１１とセラミック基板１２の位置ぎめは
、従来の位置ぎめ用の治具を必要とせず、パッケージの
製造コストを低減する。
されたＨ字型の構造であり、この凹部１２ａと洞ブロッ
ク１１の凸部１１ａとを嵌合し、例えばこれらを銀ろう
で接着する。かくして、従来の３部品点数が２に減り、
また銅ブロック１１とセラミック基板１２の位置ぎめは
、従来の位置ぎめ用の治具を必要とせず、パッケージの
製造コストを低減する。
電気的接続については、従来はアース用に金属小片で作
ったアースブロックを用いたが、本発明実施例において
は洞ブロック１１にソースワイヤ１６゜１８を接続する
ので、接地インピーダンスを低減する。
ったアースブロックを用いたが、本発明実施例において
は洞ブロック１１にソースワイヤ１６゜１８を接続する
ので、接地インピーダンスを低減する。
以上述べてきたように本発明によれば、同一セラミック
基板上に入出力端子およびＦＥＴチップ搭載用メタライ
ズ層を形成し、アースブロックを銅ブロックの一部に設
け、部品を銅ブロックとセラミック基板の２点にするこ
とにより、従来の３つの問題が解決され、セラミックパ
ッケージの信頼性を高める一方で、その製造コストを低
減する効果がある。
基板上に入出力端子およびＦＥＴチップ搭載用メタライ
ズ層を形成し、アースブロックを銅ブロックの一部に設
け、部品を銅ブロックとセラミック基板の２点にするこ
とにより、従来の３つの問題が解決され、セラミックパ
ッケージの信頼性を高める一方で、その製造コストを低
減する効果がある。
第１図（ａｌは本発明実施例の平面図、同図（ｂｌと（
Ｃ）は同図ｔａ＋のＢ−Ｂ線とＣ−Ｃ線に沿う断面図、
第２図（ａｌは従来例の平面図、同図（ｂｌと（Ｃ）は
同図（ａｌのＢ−Ｂ線とＣ−Ｃ線に沿う断面図、第３図
は従来例の問題点を示す平面図である。 第１図において、 １１は銅ブロック、 １１ａは銅ブロックの凸部、 １２はセラミック基板、 １２ａはセラミック基板の凹部、 １３は入力端子、 １４は出力端子、 １５はゲートワイヤ、 １６はソースワイヤ、 １７はドレインワイヤ、 １８はソースワイヤ、 １９はＦＥＴチップ、 ２０はＮＥＴチップ搭載用のメタライズ層、２１はメタ
ライズ層、 ２２はラミネート部である。
Ｃ）は同図ｔａ＋のＢ−Ｂ線とＣ−Ｃ線に沿う断面図、
第２図（ａｌは従来例の平面図、同図（ｂｌと（Ｃ）は
同図（ａｌのＢ−Ｂ線とＣ−Ｃ線に沿う断面図、第３図
は従来例の問題点を示す平面図である。 第１図において、 １１は銅ブロック、 １１ａは銅ブロックの凸部、 １２はセラミック基板、 １２ａはセラミック基板の凹部、 １３は入力端子、 １４は出力端子、 １５はゲートワイヤ、 １６はソースワイヤ、 １７はドレインワイヤ、 １８はソースワイヤ、 １９はＦＥＴチップ、 ２０はＮＥＴチップ搭載用のメタライズ層、２１はメタ
ライズ層、 ２２はラミネート部である。
Claims (1)
- 【特許請求の範囲】 超高周波用の半導体チップ（１９）を搭載するパッケー
ジにして、 凹部（１２ａ）をもったＨ字型のセラミック基板（１２
）の両側に入力端子（１３）と出力端子（１４）を具備
した入出力端子部を設け、 半導体チップ（１９）はセラミック基板（１２）のメタ
ライズ層（２０）上に接着して、ゲートワイヤ（１５）
とドレインワイヤ（１７）をそれぞれ入力端子部と出力
端子部に接続し、 セラミック基板の凹部（１２ａ）と銅ブロック（１１）
の凸部（１１ａ）とを嵌合させてこれらを接着し、 ソースワイヤ（１６）と（１８）は銅ブロック（１１）
に接続されてなることを特徴とするセラミックパッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182263A JPH077813B2 (ja) | 1985-08-20 | 1985-08-20 | セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182263A JPH077813B2 (ja) | 1985-08-20 | 1985-08-20 | セラミツクパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242546A true JPS6242546A (ja) | 1987-02-24 |
| JPH077813B2 JPH077813B2 (ja) | 1995-01-30 |
Family
ID=16115193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182263A Expired - Fee Related JPH077813B2 (ja) | 1985-08-20 | 1985-08-20 | セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077813B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8370702B2 (en) | 2009-06-10 | 2013-02-05 | Micron Technology, Inc. | Error correcting codes for increased storage capacity in multilevel memory devices |
-
1985
- 1985-08-20 JP JP60182263A patent/JPH077813B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077813B2 (ja) | 1995-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |