JPS6329566A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6329566A JPS6329566A JP17165086A JP17165086A JPS6329566A JP S6329566 A JPS6329566 A JP S6329566A JP 17165086 A JP17165086 A JP 17165086A JP 17165086 A JP17165086 A JP 17165086A JP S6329566 A JPS6329566 A JP S6329566A
- Authority
- JP
- Japan
- Prior art keywords
- tab
- tab plate
- semiconductor chip
- wiring
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 239000000919 ceramic Substances 0.000 claims abstract description 4
- 239000012811 non-conductive material Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 2
- 239000000463 material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、半導体チップとリ
ードフレームとを電気的に接続する技術に関するもので
ある。
ードフレームとを電気的に接続する技術に関するもので
ある。
一般に使用されているデュアル・インライン・パッケー
ジ（以下、単にＤＩＰという）型半導体装置は、例えば
、半導体チップの長辺方向の端部上にボンディング電極
（以下、パットという）を設け、リードフレームと同じ
物質のタブ基板に半導体チップを取り付け、リードピン
と一体に形成されているリードフレームと半導体チップ
とをボンディングワイヤによって電気的に接続している
。
ジ（以下、単にＤＩＰという）型半導体装置は、例えば
、半導体チップの長辺方向の端部上にボンディング電極
（以下、パットという）を設け、リードフレームと同じ
物質のタブ基板に半導体チップを取り付け、リードピン
と一体に形成されているリードフレームと半導体チップ
とをボンディングワイヤによって電気的に接続している
。
そして、近年、大型集積回路が要望されるようになり、
半導体チップが大型化してきている。
半導体チップが大型化してきている。
そこで、パッケージの外形寸法は、規格により決められ
てい乙ため、大型半導体チップをパッケージに実装する
場合、前記従来の半導体装置では、リードフレームをボ
ンデインクパットまで引き回すことが困難となるという
問題があった。
てい乙ため、大型半導体チップをパッケージに実装する
場合、前記従来の半導体装置では、リードフレームをボ
ンデインクパットまで引き回すことが困難となるという
問題があった。
なお、前記のように、パッケージ内にリードフレームを
引き回し、このリードフレームと半導体チップとを電気
的に接続する技術は、例えば、日経マグロウヒル社発行
［日経エレクトロニクスｊ、１９８４年６月１１日号、
ＮＯ，２，ｐ、１３６に記載されている。
引き回し、このリードフレームと半導体チップとを電気
的に接続する技術は、例えば、日経マグロウヒル社発行
［日経エレクトロニクスｊ、１９８４年６月１１日号、
ＮＯ，２，ｐ、１３６に記載されている。
本発明の目的は、同一パッケージに実装できる半導体チ
ップの大型化を可能にする技術を提供することにある。
ップの大型化を可能にする技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
短辺方向の端部上に外部接続用電極が配列されてなる半
導体チップを備えてなる半導体装置であって、パッケー
ジ内部の複数のタブ板で多層構造のタブ基板を構成し、
リードフレームと電気的に接続するメタライズ配線を前
記タブ板の層間に設け、半導体チップに付ける面を有す
るタブ板上にポンディングパッドを設け、該ポンディン
グパッドと前記メタライズ配線とを貫通配線で接続した
ものである。
導体チップを備えてなる半導体装置であって、パッケー
ジ内部の複数のタブ板で多層構造のタブ基板を構成し、
リードフレームと電気的に接続するメタライズ配線を前
記タブ板の層間に設け、半導体チップに付ける面を有す
るタブ板上にポンディングパッドを設け、該ポンディン
グパッドと前記メタライズ配線とを貫通配線で接続した
ものである。
前記手段によれば、パッケージ内部の複数のタブ板で多
層構造のタブ基板を構成し、リードフレームと電気的に
接続するメタライズ配線を前記タブ板の層間に設け、半
導体チップに付ける面を有するタブ板上にポンディング
パッドを設け、該ポンディングパッドと前記メタライズ
配線とを貫通配線で接続し、前記メタライズ配線を所望
のパターンに形成することにより、リードフレームをポ
ンディングパッドまで引き回す必要がないので、同一パ
ッケージ内に大型半導体チップを塔載することができる
。
層構造のタブ基板を構成し、リードフレームと電気的に
接続するメタライズ配線を前記タブ板の層間に設け、半
導体チップに付ける面を有するタブ板上にポンディング
パッドを設け、該ポンディングパッドと前記メタライズ
配線とを貫通配線で接続し、前記メタライズ配線を所望
のパターンに形成することにより、リードフレームをポ
ンディングパッドまで引き回す必要がないので、同一パ
ッケージ内に大型半導体チップを塔載することができる
。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の一実施例のＤＩＰ型半導体装置の平
面図。
面図。
第２図は、第１図の■−■切断線で切った断面図、
第３図は、第１図の■−■切断線で切った断面図、
第４図は、第２図に示すリードフレームとメタライズ配
線のパターンを示す平面図である。
線のパターンを示す平面図である。
本実施例のＤＩＰ型半導体装置は、第１図及び第２図に
示すように、半導体チップ１の短辺方向の端部上にポン
ディングパッド２を設け、封止樹脂等からなるパッケー
ジ３内には、それと共に一体化されているリードフレー
ム４のインナーリード部４Ａが設けられている。
示すように、半導体チップ１の短辺方向の端部上にポン
ディングパッド２を設け、封止樹脂等からなるパッケー
ジ３内には、それと共に一体化されているリードフレー
ム４のインナーリード部４Ａが設けられている。
また、第２図に示すように、前記パッケージ３内部に、
非導電性物質の薄い板からなる第１タブ板５Ａ及び第２
タブ板５Ｂを重ねて二層構造のタブ基板５を設け、その
第１タブ板５Ａと第２タブ板５Ｂとの層間に、第３図及
び第４図に示すように、前記リードフレーム４のインナ
ーリード４Ａと電気的に接続されるメタライズ配線６が
設けられる。このメタライズ配ａ６は、前記第１タブ板
５Ａの半導体チップ側の表面に設けられているボンディ
ング端子（以下、パッドという）７と、第１タブ板５Ａ
を貫通して設けられている貫通配線８で接続される。
非導電性物質の薄い板からなる第１タブ板５Ａ及び第２
タブ板５Ｂを重ねて二層構造のタブ基板５を設け、その
第１タブ板５Ａと第２タブ板５Ｂとの層間に、第３図及
び第４図に示すように、前記リードフレーム４のインナ
ーリード４Ａと電気的に接続されるメタライズ配線６が
設けられる。このメタライズ配ａ６は、前記第１タブ板
５Ａの半導体チップ側の表面に設けられているボンディ
ング端子（以下、パッドという）７と、第１タブ板５Ａ
を貫通して設けられている貫通配線８で接続される。
前記第１タブ板５Ａ及び第２タブ板５Ｂの非導電性物質
は、例えば、セラミック、プラスチック等を用いる。
は、例えば、セラミック、プラスチック等を用いる。
前記メタライズ配線６は、Ａｕ、Ｃｕ、Ａ１等の良導電
性の材料を用い、第１タブ板５Ａ又は第２タブ板５Ｂの
いずれに設けてもよく、各配線が交叉しないように設け
る。
性の材料を用い、第１タブ板５Ａ又は第２タブ板５Ｂの
いずれに設けてもよく、各配線が交叉しないように設け
る。
前記パッケージ３の材質は、セラミック、プラスチック
等を用いる。
等を用いる。
前記リードフレーム４及び貫通配ｔ！Ｓ８の材料は、Ｃ
ｕ、Ａ１等の良導電性の物質を用いる。
ｕ、Ａ１等の良導電性の物質を用いる。
前記貫通配線８は１通常のスルーホール技術によって設
けられる。
けられる。
次に、本実施例のＤＩＰ型半導体装置の組立方法を説明
する。
する。
本実施例のＤＩＰ型半導体装置は、第１図及び第４図に
示すように、非導電性の薄い板からなる第１タブ板５Ａ
と第２タブ板５Ｂとの間にリードフレーム４のインナー
リード４Ａを挟み、このインナーリード４Ａと、第１タ
ブ板５Ａと第２タブ板５Ｂとの間に設けられいるメタラ
イズ配線６とを電気的に接続する（第４図に示す）。
示すように、非導電性の薄い板からなる第１タブ板５Ａ
と第２タブ板５Ｂとの間にリードフレーム４のインナー
リード４Ａを挟み、このインナーリード４Ａと、第１タ
ブ板５Ａと第２タブ板５Ｂとの間に設けられいるメタラ
イズ配線６とを電気的に接続する（第４図に示す）。
次に、第１タブ板５Ａ上に半導体チップ１を塔載し、該
半導体チップ１上のポンディングパッド２と前記第１タ
ブ板５Ａ上のパッド７とをワイヤ９でボンディングして
電気的に接続し、レジン等の樹脂でモールドしてパッケ
ージ３を形成して完成する。
半導体チップ１上のポンディングパッド２と前記第１タ
ブ板５Ａ上のパッド７とをワイヤ９でボンディングして
電気的に接続し、レジン等の樹脂でモールドしてパッケ
ージ３を形成して完成する。
前記実施例によれば、パッケージ３内部の第１タブ板５
Ａと第２タブ板５Ｂとで二層構造のタブ基板５を構成し
、リードフレーム４のインナーリード４Ａと電気的に接
続するメタライズ配線６を第１タブ板５Ａと第２タブ板
５Ｂとの層間に設け、第１タブ板５Ａの半導体チップを
付ける面側にボンディング用パッド７設け、該ボンディ
ング用パッド７とメタライズ配線６とを貫通配線８で接
続し、前記メタライズ配線６を所望のパターンに形成す
ることにより、リードフレーム４をポンディングパッド
まで引き回す必要がないので、同一パッケージ３上に大
型半導体チップを塔載することができる。
Ａと第２タブ板５Ｂとで二層構造のタブ基板５を構成し
、リードフレーム４のインナーリード４Ａと電気的に接
続するメタライズ配線６を第１タブ板５Ａと第２タブ板
５Ｂとの層間に設け、第１タブ板５Ａの半導体チップを
付ける面側にボンディング用パッド７設け、該ボンディ
ング用パッド７とメタライズ配線６とを貫通配線８で接
続し、前記メタライズ配線６を所望のパターンに形成す
ることにより、リードフレーム４をポンディングパッド
まで引き回す必要がないので、同一パッケージ３上に大
型半導体チップを塔載することができる。
また、リードフレーム４を変えるだけで、種々の半導体
チップ１を同一パッケージ３内に容易に塔載することが
できる。
チップ１を同一パッケージ３内に容易に塔載することが
できる。
また、リードフレーム４のインナーリード４Ａの配置面
積を大きく取ることができるので、リードフレーム４の
引張強度を向上することができる。
積を大きく取ることができるので、リードフレーム４の
引張強度を向上することができる。
また、パッケージ３内への水分の浸入を防止することが
できるので、半導体装置の信頼性を向上することができ
る。
できるので、半導体装置の信頼性を向上することができ
る。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、前記実施例では、半導体チップ１上のパッド２
と第１タブ板ＳＡ上に設けられているパッド７との電気
的接続をボンディングワイヤ９で行ったが、前記第１タ
ブ板５Ａに設けられるポンディングパッド７の配置を変
更することにより、フリップ・チップボンディング方式
で行うこともできる。
と第１タブ板ＳＡ上に設けられているパッド７との電気
的接続をボンディングワイヤ９で行ったが、前記第１タ
ブ板５Ａに設けられるポンディングパッド７の配置を変
更することにより、フリップ・チップボンディング方式
で行うこともできる。
また、前記実施例では、タブ基板を二層構造にしたが、
二枚以上の薄いタブ板を重ねて多層構造のタブ基板を構
成することもできる。
二枚以上の薄いタブ板を重ねて多層構造のタブ基板を構
成することもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
短辺方向の端部上に外部接続用電極が配列されてなる半
導体チップを備えてなる半導体装置であって、パッケー
ジ内部の複数のタブ板で多層構造のタブ基板を構成し、
リードフレームと電気的に接続するメタライズ配線を前
記タブ板の層間に設け、半導体チップ付は面を有するタ
ブ板上にポンディングパッドを設け、該ポンディングパ
ッドと前記メタライズ配線とを貫通配線で接続したこと
により、リードフレームをポンディングパッドまで引き
回す必要がないので、同一パッケージ上に大型半導体チ
ップを塔載することができる。
導体チップを備えてなる半導体装置であって、パッケー
ジ内部の複数のタブ板で多層構造のタブ基板を構成し、
リードフレームと電気的に接続するメタライズ配線を前
記タブ板の層間に設け、半導体チップ付は面を有するタ
ブ板上にポンディングパッドを設け、該ポンディングパ
ッドと前記メタライズ配線とを貫通配線で接続したこと
により、リードフレームをポンディングパッドまで引き
回す必要がないので、同一パッケージ上に大型半導体チ
ップを塔載することができる。
また、リードフレームを変えるだけで、種々の半導体チ
ップを同一パッケージ内に容易に塔載することができる
。
ップを同一パッケージ内に容易に塔載することができる
。
また、リードフレームのインナーリードの配置面績を大
きく取ることができるので、リードフレームの引張強度
を向上することができる。また、パッケージ内への水分
の浸入を防止することができるので、半導体装置の信頼
性を向上することができる。
きく取ることができるので、リードフレームの引張強度
を向上することができる。また、パッケージ内への水分
の浸入を防止することができるので、半導体装置の信頼
性を向上することができる。
第１図は、本発明の一実施例のＤＩＰ型半墓体装置の平
面図、 第２図は、第１図の■−■切断線で切った断面図、 第３図は、第１図のＩＩＩ−ＩＩＩ切断線で切った断面
図、 第４図は、第２図に示すリードフレームとメタライズ配
線のパターンを示す平面図である。 図中、１・・半導体チップ、２・・半導体チップ上のポ
ンディングパッド、３・・・パッケージ、４・・・リー
ドフレーム、５・・タブ基板、５Ａ・・・第１タブ板、
５Ｂ・・第２タブ板、６・・・メタライズ配線、７・・
・第１タブ板上に設けられたポンディングパッド、８・
貫通配線、９・・ワイヤである。 第 １ 図 第 ２ 図
面図、 第２図は、第１図の■−■切断線で切った断面図、 第３図は、第１図のＩＩＩ−ＩＩＩ切断線で切った断面
図、 第４図は、第２図に示すリードフレームとメタライズ配
線のパターンを示す平面図である。 図中、１・・半導体チップ、２・・半導体チップ上のポ
ンディングパッド、３・・・パッケージ、４・・・リー
ドフレーム、５・・タブ基板、５Ａ・・・第１タブ板、
５Ｂ・・第２タブ板、６・・・メタライズ配線、７・・
・第１タブ板上に設けられたポンディングパッド、８・
貫通配線、９・・ワイヤである。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、短辺方向の端部上に外部接続用電極が配列されてな
る半導体チップを備えてなる半導体装置であって、パッ
ケージ内部の複数のタブ板で多層構造のタブ基板を構成
し、リードフレームと電気的に接続するメタライズ配線
を前記タブ板の層間に設け、半導体チップを付ける面を
有するタブ板上にボンディング電極を設け、該ボンディ
ング電極と前記メタライズ配線とを貫通配線で接続した
ことを特徴とする半導体装置。 ２、前記タブ板は、非導電性物質の薄い板からなること
を特徴とする特許請求の範囲第１項に記載の半導体装置
。 ３、前記非導電性物質は、例えば、セラミック、プラス
チック等であることを特徴とする特許請求の範囲第１項
又は第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165086A JPS6329566A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165086A JPS6329566A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329566A true JPS6329566A (ja) | 1988-02-08 |
Family
ID=15927144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17165086A Pending JPS6329566A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02121358A (ja) * | 1988-10-29 | 1990-05-09 | Ibiden Co Ltd | 電子部品搭載用基板 |
| CN101959582A (zh) * | 2008-03-05 | 2011-01-26 | Nok株式会社 | 加湿膜组件 |
-
1986
- 1986-07-23 JP JP17165086A patent/JPS6329566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02121358A (ja) * | 1988-10-29 | 1990-05-09 | Ibiden Co Ltd | 電子部品搭載用基板 |
| CN101959582A (zh) * | 2008-03-05 | 2011-01-26 | Nok株式会社 | 加湿膜组件 |
| US8414693B2 (en) | 2008-03-05 | 2013-04-09 | Nok Corporation | Humidifying membrane module |
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