JPS6230495B2 - - Google Patents
Info
- Publication number
- JPS6230495B2 JPS6230495B2 JP4684380A JP4684380A JPS6230495B2 JP S6230495 B2 JPS6230495 B2 JP S6230495B2 JP 4684380 A JP4684380 A JP 4684380A JP 4684380 A JP4684380 A JP 4684380A JP S6230495 B2 JPS6230495 B2 JP S6230495B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- ceramic substrate
- hole
- metallized layer
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000919 ceramic Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 34
- 238000005520 cutting process Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000465 moulding Methods 0.000 claims description 7
- 238000010304 firing Methods 0.000 claims description 6
- 239000008188 pellet Substances 0.000 description 18
- 238000000034 method Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
- H01L21/4807—Ceramic parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明はセラミツクパツケージにおけるベース
製造方法に関する。
製造方法に関する。
IC,LSI等の電子部品のパツケージ形態の一つ
として、第1図に示すようなセラミツクパツケー
ジが採用されている。このセラミツクパツケージ
は、側面および下面に印刷的に形成したリード取
り付け用配線メタライズ層1を有するセラミツク
基板2と、上面および側面に配線用メタライズ層
3を形成した枠状セラミツク基板4と、上面にキ
ヤツプ取付用メタライズ層5を形成した枠状のキ
ヤツプ取付用セラミツク基板6とを一体に積層し
てベース7とし、このベース7の中央に半導体素
子8を固定するとともに、この半導体素子8の電
極とこれに対応する配線用メタライズ層3とをコ
ネクタワイヤ9で接続し、その後、金属板からな
るキヤツプ10で封止し、リード取付用メタライ
ズ層1に外部リード11を接続した構造となつて
いる。また、外部リード11はベース7の側面に
取り付けることも行なわれている。
として、第1図に示すようなセラミツクパツケー
ジが採用されている。このセラミツクパツケージ
は、側面および下面に印刷的に形成したリード取
り付け用配線メタライズ層1を有するセラミツク
基板2と、上面および側面に配線用メタライズ層
3を形成した枠状セラミツク基板4と、上面にキ
ヤツプ取付用メタライズ層5を形成した枠状のキ
ヤツプ取付用セラミツク基板6とを一体に積層し
てベース7とし、このベース7の中央に半導体素
子8を固定するとともに、この半導体素子8の電
極とこれに対応する配線用メタライズ層3とをコ
ネクタワイヤ9で接続し、その後、金属板からな
るキヤツプ10で封止し、リード取付用メタライ
ズ層1に外部リード11を接続した構造となつて
いる。また、外部リード11はベース7の側面に
取り付けることも行なわれている。
ところで、前記ベースの製造はつぎのような方
法で行なわれている。
法で行なわれている。
(1) あらかじめ焼成前のセラミツク基板2、枠状
セラミツク基板4、キヤツプ取付用セラミツク
基板6を成形しておいた後、これら3枚のセラ
ミツク基板を重ね合せて焼成してベースとなす
方法。
セラミツク基板4、キヤツプ取付用セラミツク
基板6を成形しておいた後、これら3枚のセラ
ミツク基板を重ね合せて焼成してベースとなす
方法。
(2) 第2図に示すように、未焼成の各セラミツク
基板2,4,6(図中クロスハツチング部分は
メタライズ層を示す。)をあらかじめ焼成時の
所定寸法(a×b)よりも大きくしておき、相
互に重ね合せた後、最上層のキヤツプ取付用セ
ラミツク基板6の表面に表示した成形線12
に、第3図で示すように切断成形刃13を合
せ、切断成形刃13を降下させて未焼切断し、
未焼成のベース14を製造する。その後、この
未焼成のベース14は焼成されて、半導体素子
を取り付けるベース7とされる。
基板2,4,6(図中クロスハツチング部分は
メタライズ層を示す。)をあらかじめ焼成時の
所定寸法(a×b)よりも大きくしておき、相
互に重ね合せた後、最上層のキヤツプ取付用セ
ラミツク基板6の表面に表示した成形線12
に、第3図で示すように切断成形刃13を合
せ、切断成形刃13を降下させて未焼切断し、
未焼成のベース14を製造する。その後、この
未焼成のベース14は焼成されて、半導体素子
を取り付けるベース7とされる。
しかし、これらの方法において形成されたベー
スにあつては、第4図に示すように、ベース7の
外線に対する配線用メタライズ層3の位置Lx,
Ly、および半導体素子を取り囲む枠状セラミツ
ク基板4の孔15の縁の位置Px,Pyの精度は低
い。すなわち、これらの寸法精度は焼成の際のた
とえば±50〜±100μmに亘る収縮誤差、各セラ
ミツク基板の重ね合せ時のたとえば±0.2mmの重
ね合せ誤差、層状のセラミツク基板の打ち抜き時
のたとえば±0.1mmの打抜き誤差によつて極めて
大きくなる。
スにあつては、第4図に示すように、ベース7の
外線に対する配線用メタライズ層3の位置Lx,
Ly、および半導体素子を取り囲む枠状セラミツ
ク基板4の孔15の縁の位置Px,Pyの精度は低
い。すなわち、これらの寸法精度は焼成の際のた
とえば±50〜±100μmに亘る収縮誤差、各セラ
ミツク基板の重ね合せ時のたとえば±0.2mmの重
ね合せ誤差、層状のセラミツク基板の打ち抜き時
のたとえば±0.1mmの打抜き誤差によつて極めて
大きくなる。
一方、焼成したベースを用いてIC,LSIの組
立、たとえば、ベース7の中央に半導体素子(ペ
レツト)を固定するペレツトボンデイング、半導
体素子の電極とこれに対応する配線用メタライズ
層部分のコネクタワイヤによる接続(ワイヤボン
デイング)は、第5図に示すようにステージに設
けたXY方向に延びる基準片16にベース7の外
縁を密着させて行なうが、従来のベース製造方法
によつて製造した場合には寸法精度(Lx、Ly、
px、py)は低いことから、このままでは自動的
にワイヤボンデイング、ペレツトボンデイングは
できず、再度正確なワイヤボンデイング位置、ペ
レツトボンデイング位置を検出しなければならな
い。このため、作業性が低下する難点がある。
立、たとえば、ベース7の中央に半導体素子(ペ
レツト)を固定するペレツトボンデイング、半導
体素子の電極とこれに対応する配線用メタライズ
層部分のコネクタワイヤによる接続(ワイヤボン
デイング)は、第5図に示すようにステージに設
けたXY方向に延びる基準片16にベース7の外
縁を密着させて行なうが、従来のベース製造方法
によつて製造した場合には寸法精度(Lx、Ly、
px、py)は低いことから、このままでは自動的
にワイヤボンデイング、ペレツトボンデイングは
できず、再度正確なワイヤボンデイング位置、ペ
レツトボンデイング位置を検出しなければならな
い。このため、作業性が低下する難点がある。
したがつて、本発明の目的はセラミツクパツケ
ージにおけるベース製造方法において、ベースの
外縁と配線用メタライズ層および半導体素子取付
部を取り囲む孔との位置精度を高くすることので
きるベース製造方法を提供することにある。
ージにおけるベース製造方法において、ベースの
外縁と配線用メタライズ層および半導体素子取付
部を取り囲む孔との位置精度を高くすることので
きるベース製造方法を提供することにある。
このような目的を達成するために本発明は、複
数枚の未焼成セラミツク基板を重ね合せた後、外
周部を切断成形し、さらに焼成してベースを製造
する方法において、セラミツク基板の配線用メタ
ライズ層パターンあるいは半導体素子取付部を縁
取る孔の縁を基準にして多層状態の未焼成セラミ
ツク基板を切断成形するものであつて、以下実施
例により本発明を説明する。
数枚の未焼成セラミツク基板を重ね合せた後、外
周部を切断成形し、さらに焼成してベースを製造
する方法において、セラミツク基板の配線用メタ
ライズ層パターンあるいは半導体素子取付部を縁
取る孔の縁を基準にして多層状態の未焼成セラミ
ツク基板を切断成形するものであつて、以下実施
例により本発明を説明する。
第6図a,bは本発明の一実施例によるセラミ
ツクパツケージにおけるベースの製造方法を示
す。まず、それぞれ未焼成のセラミツク基板2、
枠状セラミツク基板4、キヤツプ取付用セラミツ
ク基板6を順次積み重ねる。セラミツク基板2は
上面中央にペレツト取付用メタライズ層17を有
している。前記枠状セラミツク基板4は中央に孔
15が設けられ、これがペレツトを取り囲む孔と
なる。また、上面にはその周囲から前記孔15の
近傍に向かつて延びる配線用メタライズ層3が設
けられている。また、最上層に積み重ねられるキ
ヤツプ取付用セラミツク基板6の中央部には、前
記枠状セラミツク基板4の孔15よりも大きく、
かつ配線用メタライズ層3の内端部が露出するよ
うな大きさのワイヤボンデイング用孔18が設け
られている。また、このワイヤボンデイング用孔
18の周囲にはキヤツプ取付用メタライズ層5が
設けられている。また、これら3枚のセラミツク
基板は、第2図で示すように焼成時のベースの大
きさよりも大きいものが用意される。
ツクパツケージにおけるベースの製造方法を示
す。まず、それぞれ未焼成のセラミツク基板2、
枠状セラミツク基板4、キヤツプ取付用セラミツ
ク基板6を順次積み重ねる。セラミツク基板2は
上面中央にペレツト取付用メタライズ層17を有
している。前記枠状セラミツク基板4は中央に孔
15が設けられ、これがペレツトを取り囲む孔と
なる。また、上面にはその周囲から前記孔15の
近傍に向かつて延びる配線用メタライズ層3が設
けられている。また、最上層に積み重ねられるキ
ヤツプ取付用セラミツク基板6の中央部には、前
記枠状セラミツク基板4の孔15よりも大きく、
かつ配線用メタライズ層3の内端部が露出するよ
うな大きさのワイヤボンデイング用孔18が設け
られている。また、このワイヤボンデイング用孔
18の周囲にはキヤツプ取付用メタライズ層5が
設けられている。また、これら3枚のセラミツク
基板は、第2図で示すように焼成時のベースの大
きさよりも大きいものが用意される。
そこで、光学系19で積層状態の3枚のセラミ
ツク基板の上面を観察する。なお、3枚を積み重
ねる際、孔15、ワイヤボンデイング用孔18お
よびペレツト取付用メタライズ層17のそれぞれ
の中心が一致するように重ねる。つぎに、ペレツ
トを取り囲む孔15の縁Pあるいは配線用メタラ
イズ層3の内端縁L等を検出し、これらPあるい
はLを基準として切断成形刃13の位置合せを行
ない、同図bで示すように切断成形刃13を降下
させて積層状態の3枚のセラミツク基板2,4,
6の外周部分を切断除去する。その後、この未焼
成のベース14を焼成してベース7を製造する。
ツク基板の上面を観察する。なお、3枚を積み重
ねる際、孔15、ワイヤボンデイング用孔18お
よびペレツト取付用メタライズ層17のそれぞれ
の中心が一致するように重ねる。つぎに、ペレツ
トを取り囲む孔15の縁Pあるいは配線用メタラ
イズ層3の内端縁L等を検出し、これらPあるい
はLを基準として切断成形刃13の位置合せを行
ない、同図bで示すように切断成形刃13を降下
させて積層状態の3枚のセラミツク基板2,4,
6の外周部分を切断除去する。その後、この未焼
成のベース14を焼成してベース7を製造する。
このような方法によれば、未焼成の成形前のセ
ラミツク基板は、孔15あるいは配線用メタライ
ズ層3の縁を基準にして外周切断を行なうため、
第4図で示すようにベース7の外周縁と配線用メ
タライズ層3の内縁との間隔Lx(あるいはLy)、
ベース7の外周縁と孔15との間隔px(あるい
はpy)は正確になる。このため、セラミツク基
板の焼成時の収縮誤差、切断成形時の誤差等を含
めても前記間隔の誤差はたとえば±0.2mm以下と
なる。したがつて、この方法で製造されたベース
を第5図で示すように基準片に密着させるだけ
で、位置決めが正確となり、ペレツトボンデイン
グ、ワイヤボンデイングが自動的に行なえるよう
になる。また、位置決めが正確となることから、
取り付けるペレツトとペレツトを取り囲む孔15
の内壁との間隔はペレツトボンデイングの余裕を
少なくできるため、取り付けるペレツトのサイズ
は従来よりも大きくなり、IC,LSIのパツケージ
の小型化が図れる。
ラミツク基板は、孔15あるいは配線用メタライ
ズ層3の縁を基準にして外周切断を行なうため、
第4図で示すようにベース7の外周縁と配線用メ
タライズ層3の内縁との間隔Lx(あるいはLy)、
ベース7の外周縁と孔15との間隔px(あるい
はpy)は正確になる。このため、セラミツク基
板の焼成時の収縮誤差、切断成形時の誤差等を含
めても前記間隔の誤差はたとえば±0.2mm以下と
なる。したがつて、この方法で製造されたベース
を第5図で示すように基準片に密着させるだけ
で、位置決めが正確となり、ペレツトボンデイン
グ、ワイヤボンデイングが自動的に行なえるよう
になる。また、位置決めが正確となることから、
取り付けるペレツトとペレツトを取り囲む孔15
の内壁との間隔はペレツトボンデイングの余裕を
少なくできるため、取り付けるペレツトのサイズ
は従来よりも大きくなり、IC,LSIのパツケージ
の小型化が図れる。
なお、本発明は前記実施例に限定されない。
以上のように、本発明のセラミツクパツケージ
におけるベース製造方法によれば、ベースの外縁
と配線用メタライズ層およびペレツト取付部を取
り囲む孔との位置精度を高くすることができる。
このため、ペレツトボンデイング、ワイヤボンデ
イング時にあつては、ベースの外縁をステージの
基準片に押し付けるだけで、自動的にワイヤボン
デイング、ペレツトボンデイングすることができ
る実益がある。
におけるベース製造方法によれば、ベースの外縁
と配線用メタライズ層およびペレツト取付部を取
り囲む孔との位置精度を高くすることができる。
このため、ペレツトボンデイング、ワイヤボンデ
イング時にあつては、ベースの外縁をステージの
基準片に押し付けるだけで、自動的にワイヤボン
デイング、ペレツトボンデイングすることができ
る実益がある。
第1図はセラミツクパツケージ構造を示す断面
図、第2図は従来のベースの製造方法を示す分解
斜視図、第3図は従来のベースの切断成形状態を
示す断面図、第4図は同じくベースの所定部の寸
法を示す平面図、第5図は同じくペレツトボンデ
イングあるいはワイヤボンデイングにおけるベー
スの位置決め状態を示す平面図、第6図a,bは
本発明の一実施例によるセラミツクパツケージに
おけるベース製造方法を示す断面図である。 1…リード取り付け用配線メタライズ層、2…
セラミツク基板、3…配線用メタライズ層、4…
枠状セラミツク基板、5…キヤツプ取付用メタラ
イズ層、6…キヤツプ取付用セラミツク基板、7
…ベース、8…半導体素子、9…コネクタワイ
ヤ、10…キヤツプ、11…外部リード、12…
成形線、13…切断成形刃、14…未焼成のベー
ス、15…孔、16…基準片、17…ペレツト取
付用メタライズ層、18…ワイヤボンデイング用
孔、19…光学系。
図、第2図は従来のベースの製造方法を示す分解
斜視図、第3図は従来のベースの切断成形状態を
示す断面図、第4図は同じくベースの所定部の寸
法を示す平面図、第5図は同じくペレツトボンデ
イングあるいはワイヤボンデイングにおけるベー
スの位置決め状態を示す平面図、第6図a,bは
本発明の一実施例によるセラミツクパツケージに
おけるベース製造方法を示す断面図である。 1…リード取り付け用配線メタライズ層、2…
セラミツク基板、3…配線用メタライズ層、4…
枠状セラミツク基板、5…キヤツプ取付用メタラ
イズ層、6…キヤツプ取付用セラミツク基板、7
…ベース、8…半導体素子、9…コネクタワイ
ヤ、10…キヤツプ、11…外部リード、12…
成形線、13…切断成形刃、14…未焼成のベー
ス、15…孔、16…基準片、17…ペレツト取
付用メタライズ層、18…ワイヤボンデイング用
孔、19…光学系。
Claims (1)
- 1 複数枚の未焼成セラミツク基板を重ね合せた
後、外周部を切断成形し、さらに焼成してベース
を製造する方法において、セラミツク基板の配線
用メタライズ層パターンあるいは半導体素子取付
部を縁取る孔の縁を基準にして多層状態の未焼成
セラミツク基板を切断成形することを特徴とする
セラミツクパツケージにおけるベース製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4684380A JPS56144563A (en) | 1980-04-11 | 1980-04-11 | Manufacture of base for ceramic package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4684380A JPS56144563A (en) | 1980-04-11 | 1980-04-11 | Manufacture of base for ceramic package |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56144563A JPS56144563A (en) | 1981-11-10 |
JPS6230495B2 true JPS6230495B2 (ja) | 1987-07-02 |
Family
ID=12758616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4684380A Granted JPS56144563A (en) | 1980-04-11 | 1980-04-11 | Manufacture of base for ceramic package |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56144563A (ja) |
-
1980
- 1980-04-11 JP JP4684380A patent/JPS56144563A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56144563A (en) | 1981-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7273765B2 (en) | Solid-state imaging device and method for producing the same | |
JPH05243481A (ja) | パッケージ型電子システム及び気密パッケージ型電子システム | |
JP2953899B2 (ja) | 半導体装置 | |
JP3907145B2 (ja) | チップ電子部品 | |
JP6513966B2 (ja) | 半導体装置 | |
JPH1168026A (ja) | 配線用補助パッケージおよび印刷回路配線板構造 | |
US4710250A (en) | Method for producing a package for a semiconductor device | |
EP0023400B1 (en) | Leadless packages for semiconductor devices | |
JPH05206308A (ja) | 表面実装部品 | |
JPS6230495B2 (ja) | ||
KR20000028840A (ko) | 필름 기판을 사용한 반도체 장치 제조 방법 | |
JPH01217950A (ja) | 固体撮像装置 | |
JP2906756B2 (ja) | 電子部品搭載用基板 | |
JPH0992780A (ja) | 多層配線基板及び表面実装型電子部品の実装方法 | |
JPS61285739A (ja) | 高密度実装形セラミツクicパツケ−ジ | |
JPS61131497A (ja) | 多層プリント基板 | |
JP2007109914A (ja) | 半導体装置の製造方法 | |
JPH0476210B2 (ja) | ||
JPH065729A (ja) | プリント配線板および半導体素子の位置合わせ方法 | |
JPH0219976B2 (ja) | ||
JPH06302716A (ja) | 多層基板および多層基板の積層ずれ検出方法 | |
JPH0534114Y2 (ja) | ||
JPS6233342Y2 (ja) | ||
JPH0621248Y2 (ja) | ピングリッドアレイパッケージ用回路基板 | |
JPH04302442A (ja) | 半導体装置 |