JPH0476210B2 - - Google Patents
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- JPH0476210B2 JPH0476210B2 JP60007816A JP781685A JPH0476210B2 JP H0476210 B2 JPH0476210 B2 JP H0476210B2 JP 60007816 A JP60007816 A JP 60007816A JP 781685 A JP781685 A JP 781685A JP H0476210 B2 JPH0476210 B2 JP H0476210B2
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- 239000000758 substrate Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000007743 anodising Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、混成集積回路基板が積層されてなる
多層混成集積回路装置に関する。
多層混成集積回路装置に関する。
(ロ) 従来の技術
第３図は、従来の混成集積回路装置を示す断面
図である（特公昭46−6235号公報参照）。
図である（特公昭46−6235号公報参照）。
従来による複合集積回路は第３図に断面図にて
示す如く金属基板１上に設けられた第１の混成集
積回路２と、絶縁物基板３上に設けられた第２の
混成集積回路４とが、固着層５によつて積層一体
化して構成される。
示す如く金属基板１上に設けられた第１の混成集
積回路２と、絶縁物基板３上に設けられた第２の
混成集積回路４とが、固着層５によつて積層一体
化して構成される。
第１の混成集積回路２は、金属基板１例えばア
ルミニウム上に設けられてなる金属基板１は、そ
の表面に絶縁物層６によつて基板１の全面に粘着
し後に選択的に残して形成された第１の内部リー
ド部７を有し、その上部にはトランジスタ９、抵
抗１０等の電子部品が固着形成される。また金属
基板１の外周縁部を枠状に連続し、銅箔層が残さ
れ第１の固着部８を形成する。
ルミニウム上に設けられてなる金属基板１は、そ
の表面に絶縁物層６によつて基板１の全面に粘着
し後に選択的に残して形成された第１の内部リー
ド部７を有し、その上部にはトランジスタ９、抵
抗１０等の電子部品が固着形成される。また金属
基板１の外周縁部を枠状に連続し、銅箔層が残さ
れ第１の固着部８を形成する。
第２の混成集積回路４は、絶縁性接着材１１で
銅箔を固着した後に所望形状を有する様に残され
た第２の内部リード１２を有する。また、第１の
混成集積回路２の第１の固着部８に対応せしめ
て、第２の混成集積回路４の絶縁物基板３の外周
縁部を枠状に連続して、金属箔層が残され第２の
固着部１３が形成される。
銅箔を固着した後に所望形状を有する様に残され
た第２の内部リード１２を有する。また、第１の
混成集積回路２の第１の固着部８に対応せしめ
て、第２の混成集積回路４の絶縁物基板３の外周
縁部を枠状に連続して、金属箔層が残され第２の
固着部１３が形成される。
両者は、半田合金層１４、スペーサー１５、半
田合金層１６の３層から成る固着層５によつて強
固に且つ電気的に結合して固着積層される。
田合金層１６の３層から成る固着層５によつて強
固に且つ電気的に結合して固着積層される。
(ハ) 発明が解決しようとする問題点
上述した従来の混成集積回路技術では、外部か
ら絶縁物基板３を介して到達するノイズが回路に
影響を与える。また、外部リードを取り出す為に
スルーホールを絶縁物基板３に設けなければなら
ない。従つて第１の混成集積回路２と、第２の混
成集積回路４は、それぞれ異なる製造工程によつ
て製造されるので工程数の増加によりコスト高に
なる。
ら絶縁物基板３を介して到達するノイズが回路に
影響を与える。また、外部リードを取り出す為に
スルーホールを絶縁物基板３に設けなければなら
ない。従つて第１の混成集積回路２と、第２の混
成集積回路４は、それぞれ異なる製造工程によつ
て製造されるので工程数の増加によりコスト高に
なる。
(ニ) 問題点を解決するための手段
本発明は、上述した点に鑑みて為されたもので
あり、第１の混成集積回路基板と第２の混成集積
回路基板の相対する一主面に設けられた回路素子
と、前記第１基板の少なくとも一辺に設けた複数
の電極パツドから導出された第１の外部リード
と、第１の外部リードが設けられた辺と同一辺に
対応する第２の混成集積回路基板の少なくとも一
辺から導出された第２の外部リードを備え、第
１、第２の外部リードが一定間隔をおいて同一方
向に折曲され、かつ互いに平行配列されるように
枠体を用いて、第１及び第２の混成集積回路基板
を積層するものである。
あり、第１の混成集積回路基板と第２の混成集積
回路基板の相対する一主面に設けられた回路素子
と、前記第１基板の少なくとも一辺に設けた複数
の電極パツドから導出された第１の外部リード
と、第１の外部リードが設けられた辺と同一辺に
対応する第２の混成集積回路基板の少なくとも一
辺から導出された第２の外部リードを備え、第
１、第２の外部リードが一定間隔をおいて同一方
向に折曲され、かつ互いに平行配列されるように
枠体を用いて、第１及び第２の混成集積回路基板
を積層するものである。
(ホ) 作用
第１及び第２の混成集積回路基板を積層するこ
とによつて高集積化が可能となり、さらに外部リ
ードの本数を増加できるので、例えば記憶装置等
に使用した場合取扱う情報量が大きくなる。
とによつて高集積化が可能となり、さらに外部リ
ードの本数を増加できるので、例えば記憶装置等
に使用した場合取扱う情報量が大きくなる。
(ヘ) 実施例
第１図は本発明の実施例を示す斜視分解図、第
２は本実施例の断面図で有り、４０，２０は混成
集積回路基板、４１，２１は金属基板、４２，２
２は絶縁層、４３，２３は接着層、４４，２４は
導電路、４５，２５はメモリーチツプ、４６，２
６は外部リード、３０は枠体、３１はガイド部、
３２は衝立て部、３３は側辺突出部、３４は離間
部である。
２は本実施例の断面図で有り、４０，２０は混成
集積回路基板、４１，２１は金属基板、４２，２
２は絶縁層、４３，２３は接着層、４４，２４は
導電路、４５，２５はメモリーチツプ、４６，２
６は外部リード、３０は枠体、３１はガイド部、
３２は衝立て部、３３は側辺突出部、３４は離間
部である。
第１の混成集積回路基板４０に於いて、金属基
板４１としてはアルミニウムが用いられ、その表
面は陽極酸化によつて絶縁層４２が形成され、さ
らに銅箔を所定のパターンにエツチングすること
によつて導電路４４が形成される。
板４１としてはアルミニウムが用いられ、その表
面は陽極酸化によつて絶縁層４２が形成され、さ
らに銅箔を所定のパターンにエツチングすること
によつて導電路４４が形成される。
この導電路４４は金属基板４１の夫々の各辺に
延在されその端部は電極パツドとなる。そして電
極パツドには、各々のリード４６が半田により接
続固着され、リード４６は混成集積回路基板４１
の回路形成面と反対方向に曲折される。
延在されその端部は電極パツドとなる。そして電
極パツドには、各々のリード４６が半田により接
続固着され、リード４６は混成集積回路基板４１
の回路形成面と反対方向に曲折される。
第２の混成集積回路基板２０は、第１の混成集
積回路基板４０と同様に形成され、導電路２４は
第１の混成集積回路基板２０のリード２６が固着
された同一辺に延在され、その電極パツド上に
は、リード２６が接続固着され、回路形成面方向
に曲折される。
積回路基板４０と同様に形成され、導電路２４は
第１の混成集積回路基板２０のリード２６が固着
された同一辺に延在され、その電極パツド上に
は、リード２６が接続固着され、回路形成面方向
に曲折される。
メモリーチツプ４５，２５は、金属基板４１，
２１上に配置することにより放熱性がセラミツク
ス基板より優れ、基板当り８〜10個のメモリーチ
ツプ４５，２５が高密度に実装できる。メモリー
チツプ４５，２５は所定の導電路４４，２４上に
固着する。
２１上に配置することにより放熱性がセラミツク
ス基板より優れ、基板当り８〜10個のメモリーチ
ツプ４５，２５が高密度に実装できる。メモリー
チツプ４５，２５は所定の導電路４４，２４上に
固着する。
枠体３０は合成樹脂等の絶縁部で形成され、ガ
イド部３１、衝立て部３２及び、側辺突出部３３
を有し、その断面はＴ型状である。
イド部３１、衝立て部３２及び、側辺突出部３３
を有し、その断面はＴ型状である。
第１、第２混成集積回路基板４０，２０の夫々
の各辺のリードを外側に露出するような衝立て部
３２を有し、リード４６，２６が接触しないよう
に側辺突出部３３が設けられる。
の各辺のリードを外側に露出するような衝立て部
３２を有し、リード４６，２６が接触しないよう
に側辺突出部３３が設けられる。
第１、第２混成集積回路基板４０，２０が、は
め込まれる背面及び上面のそれぞれにおいて、衝
立て部３２の表面は同一面となり、衝立て部３２
は第１混成集積回路基板４０と第２混成集積回路
基板２０との離間部３４を保つている。
め込まれる背面及び上面のそれぞれにおいて、衝
立て部３２の表面は同一面となり、衝立て部３２
は第１混成集積回路基板４０と第２混成集積回路
基板２０との離間部３４を保つている。
ガイド部３１は、第１混成集積回路基板４０及
び、第２混成集積回路基板２０をはめ込む際の位
置規制をするものである。
び、第２混成集積回路基板２０をはめ込む際の位
置規制をするものである。
枠体３０の衝立て部３２の表面に接着シートを
張り、第１混成集積回路基板４０のリード４６が
設けられた夫々の各辺と、枠体３０の衝立て部３
２とを一致させ３０に挿入する。さらに第２混成
集積回路基板２０のリード２６が設けられた各辺
と枠体３０の衝立て部３２を一致させ、夫々内側
主面が対向するように挿入し枠体３０を介して接
着層４３，２３により接着される。
張り、第１混成集積回路基板４０のリード４６が
設けられた夫々の各辺と、枠体３０の衝立て部３
２とを一致させ３０に挿入する。さらに第２混成
集積回路基板２０のリード２６が設けられた各辺
と枠体３０の衝立て部３２を一致させ、夫々内側
主面が対向するように挿入し枠体３０を介して接
着層４３，２３により接着される。
第２図の如く構成されるように枠体３０に固着
された第１混成集積回路基板４０のリード４６
は、夫々の各辺から導出され、又第２混成集積回
路基板４０も同様に導出される。従つて第１、第
２混成集積回路基板４０，２０の電気信号が独立
して多数外部に取り出すことができる。
された第１混成集積回路基板４０のリード４６
は、夫々の各辺から導出され、又第２混成集積回
路基板４０も同様に導出される。従つて第１、第
２混成集積回路基板４０，２０の電気信号が独立
して多数外部に取り出すことができる。
(ト) 発明の効果
以上の詳述した如く本発明に依れば、混成集積
回路基板は同一工程で製造可能で有り、工数を減
すことができ、従来より容易に製造できる。
回路基板は同一工程で製造可能で有り、工数を減
すことができ、従来より容易に製造できる。
また、基板が金属基板なのでセラミツク基板に
比べ放熱性が優れているので高密度の実装がで
き、小型でかつ、多数のリードが設けられるので
大容量の混成集積回路装置ができる。
比べ放熱性が優れているので高密度の実装がで
き、小型でかつ、多数のリードが設けられるので
大容量の混成集積回路装置ができる。
さらに第１、第２混成集積回路基板に固着され
たメモリーチツプは、金属基板及び枠体によつて
密封されるので、耐熱性が向上し信頼性がよくな
る。
たメモリーチツプは、金属基板及び枠体によつて
密封されるので、耐熱性が向上し信頼性がよくな
る。
第１図は本発明の実施例を示す斜視分解図、第
２図は本実施例の断面図、第３図は従来例を示す
断面図である。 ４０，２０……混成集積回路基板、４１，２１
……金属基板、４２，２２……絶縁層、４３，２
３……接着層、４４，２４……導電路、４５，２
５……メモリーチツプ、４６，２６……外部リー
ド、３０……枠体、３１……ガイド部、３２……
衝立て部、３３……側辺突出部、３４……離間
部。
２図は本実施例の断面図、第３図は従来例を示す
断面図である。 ４０，２０……混成集積回路基板、４１，２１
……金属基板、４２，２２……絶縁層、４３，２
３……接着層、４４，２４……導電路、４５，２
５……メモリーチツプ、４６，２６……外部リー
ド、３０……枠体、３１……ガイド部、３２……
衝立て部、３３……側辺突出部、３４……離間
部。
Claims (1)
- １ 第１および第２の金属基板と、前記第１およ
び第２の金属基板の相対向する一主面に設けられ
た回路素子と、前記第１および第２の金属基板の
四辺に設けられた複数の電極パツドから導出した
第１および第２の外部リードと、前記第１および
第２の金属基板を離間配置させ且つ両基板のコー
ナ部を位置規制する枠体とを備え、前記第１およ
び第２の外部リードを同一方向に折り曲げ配置し
たことを特徴とする多層混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007816A JPS61166148A (ja) | 1985-01-18 | 1985-01-18 | 多層混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007816A JPS61166148A (ja) | 1985-01-18 | 1985-01-18 | 多層混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166148A JPS61166148A (ja) | 1986-07-26 |
| JPH0476210B2 true JPH0476210B2 (ja) | 1992-12-03 |
Family
ID=11676118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007816A Granted JPS61166148A (ja) | 1985-01-18 | 1985-01-18 | 多層混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166148A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0264780B1 (en) * | 1986-10-15 | 1992-03-11 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device capable of being inserted into socket |
| JPH0729670Y2 (ja) * | 1988-10-19 | 1995-07-05 | ティーディーケイ株式会社 | 電源装置 |
| WO2019012678A1 (ja) * | 2017-07-14 | 2019-01-17 | 新電元工業株式会社 | 電子モジュール |
| CN109511278B (zh) * | 2017-07-14 | 2022-06-17 | 新电元工业株式会社 | 电子模块 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331409Y2 (ja) * | 1981-06-03 | 1988-08-22 |
-
1985
- 1985-01-18 JP JP60007816A patent/JPS61166148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166148A (ja) | 1986-07-26 |
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