JPH04302442A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04302442A JPH04302442A JP3067126A JP6712691A JPH04302442A JP H04302442 A JPH04302442 A JP H04302442A JP 3067126 A JP3067126 A JP 3067126A JP 6712691 A JP6712691 A JP 6712691A JP H04302442 A JPH04302442 A JP H04302442A
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- chip
- collet
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- 238000001514 detection method Methods 0.000 claims description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48091—Arched
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体チップのパッケージへの位置決めに関する。
に半導体チップのパッケージへの位置決めに関する。
【０００３】
【従来の技術】例えば、固体撮像素子（チップ）１のパ
ッケージへの実装形態の１つに、図４および図５に示す
ように、順次積層されるセラミック枠体２，３，４，５
によって形成される凹部に、位置決め用の突起６を用い
て装着し、ガラスキャップ７によって封止するものがあ
る。８は枠体同志の位置決め用の穴である。そして、セ
ラミック枠体４，５の間には、ボンディングパッド９お
よびこれに接続される配線パターン（図示せず）が厚膜
印刷で形成されており、さらにこの配線パターンに接続
するアウターリード１０がこれらセラミック枠体４，５
の間から外部に導出されるようになっている。
ッケージへの実装形態の１つに、図４および図５に示す
ように、順次積層されるセラミック枠体２，３，４，５
によって形成される凹部に、位置決め用の突起６を用い
て装着し、ガラスキャップ７によって封止するものがあ
る。８は枠体同志の位置決め用の穴である。そして、セ
ラミック枠体４，５の間には、ボンディングパッド９お
よびこれに接続される配線パターン（図示せず）が厚膜
印刷で形成されており、さらにこの配線パターンに接続
するアウターリード１０がこれらセラミック枠体４，５
の間から外部に導出されるようになっている。
【０００４】これら位置決め用穴８および位置決め用の
突起６は、セラミック枠体３をプレス加工によって打ち
抜きを行う際に、同時に形成することにより、両者の間
の位置精度を得る。
突起６は、セラミック枠体３をプレス加工によって打ち
抜きを行う際に、同時に形成することにより、両者の間
の位置精度を得る。
【０００５】またセラミック枠体４，５はグリーンシー
トの状態で打ち抜きおよび電極配線の形成を行い、積層
してから焼成して形成される。
トの状態で打ち抜きおよび電極配線の形成を行い、積層
してから焼成して形成される。
【０００６】ところで、チップをこのようなパッケージ
に装着する際には、この位置決め用の突起６にあてるよ
うにして位置決めがなされる。
に装着する際には、この位置決め用の突起６にあてるよ
うにして位置決めがなされる。
【０００７】近年、このような半導体集積回路チップを
パッケージに搭載する際には、ピンセットやコレット等
を用いて自動的に実装する傾向にあるが、半導体集積回
路素子の集積度は年々高くなってきており、極めて高精
度の位置決めが必要となってきている。
パッケージに搭載する際には、ピンセットやコレット等
を用いて自動的に実装する傾向にあるが、半導体集積回
路素子の集積度は年々高くなってきており、極めて高精
度の位置決めが必要となってきている。
【０００８】例えば図６（ａ） 乃至（ｃ） に示すよ
うに、チップ表面に接触することなく実装する方法とし
て角錐コレットＫを用いた方法が提案されている。この
方法では、チップ１に合わせてコレットＫのテーパが形
成されており、チップのエッジにタッチするように４方
向で囲み、コレットＫがチップ１との間で吸着ホール１
２を形成するとともに、チップ１１の底面から約１／２
程度突出するようにして用いられる。このような角錐コ
レットはチップのエッジ部にあたるため、表面には何も
影響がないが、位置決め用突起６が図７に示すように角
錐コレットＫの先端と接触してしまい、オートダイボン
ディングが困難となっている。
うに、チップ表面に接触することなく実装する方法とし
て角錐コレットＫを用いた方法が提案されている。この
方法では、チップ１に合わせてコレットＫのテーパが形
成されており、チップのエッジにタッチするように４方
向で囲み、コレットＫがチップ１との間で吸着ホール１
２を形成するとともに、チップ１１の底面から約１／２
程度突出するようにして用いられる。このような角錐コ
レットはチップのエッジ部にあたるため、表面には何も
影響がないが、位置決め用突起６が図７に示すように角
錐コレットＫの先端と接触してしまい、オートダイボン
ディングが困難となっている。
【０００９】すなわち、角錐コレットＫでチップ１を保
持した状態で突起６にチップの側面を接触させることに
より素子のパッケージに対する位置合わせをしようとす
ると、コレットの先端部が位置合わせ用の突起６の上面
に接触しチップ下面とベッド（チップ搭載面）の間に隙
間Ｓができ、搭載できない。
持した状態で突起６にチップの側面を接触させることに
より素子のパッケージに対する位置合わせをしようとす
ると、コレットの先端部が位置合わせ用の突起６の上面
に接触しチップ下面とベッド（チップ搭載面）の間に隙
間Ｓができ、搭載できない。
【００１０】
【発明が解決しようとする課題】このように、従来のパ
ッケージでは、位置決め用突起が角錐コレットＫの先端
と接触してしまい、オートダイボンディングは困難であ
るという問題があった。本発明は前記実情に鑑みてなさ
れたもので、チップの高精度な位置合わせが可能で、自
動ボンダーを用いてチップを搭載することのできる半導
体装置を提供することを目的とする。
ッケージでは、位置決め用突起が角錐コレットＫの先端
と接触してしまい、オートダイボンディングは困難であ
るという問題があった。本発明は前記実情に鑑みてなさ
れたもので、チップの高精度な位置合わせが可能で、自
動ボンダーを用いてチップを搭載することのできる半導
体装置を提供することを目的とする。
【００１１】［発明の構成］
【００１２】
【課題を解決するための手段】そこで本発明の半導体装
置では、パッケージのチップ搭載部の近傍に、チップ搭
載領域から離間して２個の位置検出マークを設置したこ
とを特徴とするもので、あらかじめ決定されたパッケー
ジの基準点と、これら２個のマークとの位置関係からチ
ップ装着位置を決定するようにしている。
置では、パッケージのチップ搭載部の近傍に、チップ搭
載領域から離間して２個の位置検出マークを設置したこ
とを特徴とするもので、あらかじめ決定されたパッケー
ジの基準点と、これら２個のマークとの位置関係からチ
ップ装着位置を決定するようにしている。
【００１３】
【作用】上記構成によれば、２個の位置検出マークをチ
ップ搭載領域から離間して設置しているため、自動ボン
ダーのコレットの先端部が位置合わせ用の突起の上面に
接触することもなく、良好に装着できる。
ップ搭載領域から離間して設置しているため、自動ボン
ダーのコレットの先端部が位置合わせ用の突起の上面に
接触することもなく、良好に装着できる。
【００１４】そしてあらかじめ決定されたパッケージの
基準点と、これら２個のマークとの位置関係からチップ
装着位置を決定するようにしているため、極めて高精度
の位置合わせを行うことが可能である。
基準点と、これら２個のマークとの位置関係からチップ
装着位置を決定するようにしているため、極めて高精度
の位置合わせを行うことが可能である。
【００１５】望ましくはこれらの位置検出マークの形成
に際してもこの基準点を基準として用いるようにすれば
、位置ずれが大幅に低減される。
に際してもこの基準点を基準として用いるようにすれば
、位置ずれが大幅に低減される。
【００１６】
【実施例】以下、本発明の実施例について、図面を参照
しつつ詳細に説明する。
しつつ詳細に説明する。
【００１７】図１（ａ） および図１（ｂ） は本発明
実施例の半導体装置の平面図および断面図である。また
図１（ｃ） は同位置検出マークの拡大説明図である。 図２は斜視図である。
実施例の半導体装置の平面図および断面図である。また
図１（ｃ） は同位置検出マークの拡大説明図である。 図２は斜視図である。
【００１８】この半導体装置は、第１のセラミック板１
２上に順次第２，第３，第４のセラミック枠体１３，１
４，１５が積層されて形成される凹部に、第１のセラミ
ック板１２上の長方形のチップ搭載領域Ｒに金めっきが
なされるとともに、この対角線上の２つの頂点から該対
角線に沿って距離ｌだけ離れてそれぞれ金めっき層から
なる位置検出マーク１６ａ，１６ｂを形成し、チップ搭
載時の位置決めが容易にかつ高精度に行えるようにした
ことを特徴とするものである。この位置検出マーク１６
ａ，１６ｂはこの第１のセラミック板１２上の基準点Ａ
を基準にして位置決めがなされ形成されている。
２上に順次第２，第３，第４のセラミック枠体１３，１
４，１５が積層されて形成される凹部に、第１のセラミ
ック板１２上の長方形のチップ搭載領域Ｒに金めっきが
なされるとともに、この対角線上の２つの頂点から該対
角線に沿って距離ｌだけ離れてそれぞれ金めっき層から
なる位置検出マーク１６ａ，１６ｂを形成し、チップ搭
載時の位置決めが容易にかつ高精度に行えるようにした
ことを特徴とするものである。この位置検出マーク１６
ａ，１６ｂはこの第１のセラミック板１２上の基準点Ａ
を基準にして位置決めがなされ形成されている。
【００１９】他部については図４に示した従来例の半導
体装置とほぼ同様に形成されている。 そして、第３
および第４のセラミック枠体１４，１５の間にはボンデ
ィングパッド１９およびこれに接続される配線パターン
（図示せず）が厚膜印刷で形成されており、さらにこの
配線パターンに接続するアウターリード２０がこれらセ
ラミック枠体１４，１５の間から外部に導出されるよう
になっている。なお第３および第４のセラミック枠体１
４，１５グリーンシートの状態で打ち抜きおよび電極配
線の形成を行い、積層してから焼成して形成される。ま
た第１のセラミック板１２、第２のセラミック枠体１３
，第３のセラミック枠体１４，第４のセラミック枠体１
５にはグリーンシートの状態で、同じ位置に打ち抜きに
より半円状の切り欠けＣが形成されており、積層に際し
ての位置合せにこの切り欠けＣが用いられる。
体装置とほぼ同様に形成されている。 そして、第３
および第４のセラミック枠体１４，１５の間にはボンデ
ィングパッド１９およびこれに接続される配線パターン
（図示せず）が厚膜印刷で形成されており、さらにこの
配線パターンに接続するアウターリード２０がこれらセ
ラミック枠体１４，１５の間から外部に導出されるよう
になっている。なお第３および第４のセラミック枠体１
４，１５グリーンシートの状態で打ち抜きおよび電極配
線の形成を行い、積層してから焼成して形成される。ま
た第１のセラミック板１２、第２のセラミック枠体１３
，第３のセラミック枠体１４，第４のセラミック枠体１
５にはグリーンシートの状態で、同じ位置に打ち抜きに
より半円状の切り欠けＣが形成されており、積層に際し
ての位置合せにこの切り欠けＣが用いられる。
【００２０】各セラミック枠体間の接続は低融点ガラス
封止あるいはメタライズ層を用いたろう付け、エポキシ
樹脂を用いた樹脂封止等によって行われる。
封止あるいはメタライズ層を用いたろう付け、エポキシ
樹脂を用いた樹脂封止等によって行われる。
【００２１】また、長方形のチップ搭載領域Ｒと、位置
検出マーク１６ａ，１６ｂとは同一のめっき工程で形成
される。すなわちまず、相対向して半円状の切り欠けＣ
を形成した第１のセラミック板１２上に、レジストを塗
布し、この切り欠けの外郭をなす弧の中点を基準点Ａと
し、この基準点Ａを基準にしてフォトマスクを位置合わ
せし、レジストパターンを形成する。そしてこのレジス
トパターンをマスクとして用いて選択めっきを行い、チ
ップ搭載領域Ｒ上へのめっきと位置検出マーク１６ａ，
１６ｂの形成とを同時に行う。
検出マーク１６ａ，１６ｂとは同一のめっき工程で形成
される。すなわちまず、相対向して半円状の切り欠けＣ
を形成した第１のセラミック板１２上に、レジストを塗
布し、この切り欠けの外郭をなす弧の中点を基準点Ａと
し、この基準点Ａを基準にしてフォトマスクを位置合わ
せし、レジストパターンを形成する。そしてこのレジス
トパターンをマスクとして用いて選択めっきを行い、チ
ップ搭載領域Ｒ上へのめっきと位置検出マーク１６ａ，
１６ｂの形成とを同時に行う。
【００２２】この後この第１のセラミック板１２上に、
第２のセラミック枠体１３，第３のセラミック枠体１４
，第４のセラミック枠体１５を半円状の切り欠けＣを基
準にして順次積層し例えば低融点ガラス封止を行う。 このようにして形成された積層体の凹部にチップを装着
する。
第２のセラミック枠体１３，第３のセラミック枠体１４
，第４のセラミック枠体１５を半円状の切り欠けＣを基
準にして順次積層し例えば低融点ガラス封止を行う。 このようにして形成された積層体の凹部にチップを装着
する。
【００２３】このパッケージへの、コレットを用いたチ
ップの装着は、まず基準点Ａとこれらの位置検出マーク
１６ａ，１６ｂを光センサを用いて光学的によみとり、
基準点Ａとこれらの位置検出マーク１６ａ，１６ｂとか
ら、位置検出を行い、チップ搭載領域Ｒ上にチップがく
るようにコレットを自動的に操作し、装着し、裏面に接
着剤の塗布されたチップを装着し、圧着する。
ップの装着は、まず基準点Ａとこれらの位置検出マーク
１６ａ，１６ｂを光センサを用いて光学的によみとり、
基準点Ａとこれらの位置検出マーク１６ａ，１６ｂとか
ら、位置検出を行い、チップ搭載領域Ｒ上にチップがく
るようにコレットを自動的に操作し、装着し、裏面に接
着剤の塗布されたチップを装着し、圧着する。
【００２４】このパッケージに、コレットを用いてチッ
プを装着しようとした場合、位置検出マーク１６ａ，１
６ｂは、半導体チップ搭載領域から離間して形成されて
いる上平面的に形成された金めっき層であるため、コレ
ットが位置合せマークに接触したりすることなく、搭載
作業を行うことができる。また、これら合せマークは基
準点を基準にして形成されており、位置合せに際しては
この基準点と位置合せマークとの位置関係から、チップ
搭載位置を決定するようにしているため、極めて高精度
の位置決めが可能となる。
プを装着しようとした場合、位置検出マーク１６ａ，１
６ｂは、半導体チップ搭載領域から離間して形成されて
いる上平面的に形成された金めっき層であるため、コレ
ットが位置合せマークに接触したりすることなく、搭載
作業を行うことができる。また、これら合せマークは基
準点を基準にして形成されており、位置合せに際しては
この基準点と位置合せマークとの位置関係から、チップ
搭載位置を決定するようにしているため、極めて高精度
の位置決めが可能となる。
【００２５】通常この位置検出マーク１６ａ，１６ｂは
、めっきに先立ち、切り欠けの弧の中点を基準点Ａとし
、この基準点Ａを基準にしてフォトマスクを位置合わせ
し、これによって形成されたレジストパターンを用いて
選択めっきを行い形成され、一方チップの位置合せに際
してもこの基準点Ａを基準にして、位置検出マーク１６
ａ，１６ｂとの位置関係に基づき位置合せを行うという
方法がとられるため、極めて高精度の位置合せが可能と
なる。このようにしてチップを装着したのちボンディン
グワイヤＷを介してチップとパッド１９との電気的接続
を行い、ガラスキャップ１７で封止を行い半導体装置が
完成する。
、めっきに先立ち、切り欠けの弧の中点を基準点Ａとし
、この基準点Ａを基準にしてフォトマスクを位置合わせ
し、これによって形成されたレジストパターンを用いて
選択めっきを行い形成され、一方チップの位置合せに際
してもこの基準点Ａを基準にして、位置検出マーク１６
ａ，１６ｂとの位置関係に基づき位置合せを行うという
方法がとられるため、極めて高精度の位置合せが可能と
なる。このようにしてチップを装着したのちボンディン
グワイヤＷを介してチップとパッド１９との電気的接続
を行い、ガラスキャップ１７で封止を行い半導体装置が
完成する。
【００２６】このように、本発明によれば、自動ボンダ
ーを用いて高精度に位置合せをおこない実装することが
可能となる。
ーを用いて高精度に位置合せをおこない実装することが
可能となる。
【００２７】なお、前記実施例では、金めっき層によっ
て位置検出マーク１６ａ，１６ｂを形成したが、図３に
変形例を示すように金めっきのない部分をマークとして
用いるようにしてもよい。
て位置検出マーク１６ａ，１６ｂを形成したが、図３に
変形例を示すように金めっきのない部分をマークとして
用いるようにしてもよい。
【００２８】また、位置検出マークの形成はめっきに限
定されることなく、凹凸など反射率の差などで光学的に
よみとり可能なものであればよい。
定されることなく、凹凸など反射率の差などで光学的に
よみとり可能なものであればよい。
【００２９】
【発明の効果】以上説明してきたように、本発明によれ
ば、２個の位置検出マークをチップ搭載領域から離間し
て設置し、あらかじめ決定されたパッケージの基準点と
、これら２個のマークとの位置関係からチップ装着位置
を決定するようにしているため、自動ボンダーのコレッ
トの先端部が位置合わせ用の突起の上面に接触すること
もなく、良好に精度良く装着することができる。
ば、２個の位置検出マークをチップ搭載領域から離間し
て設置し、あらかじめ決定されたパッケージの基準点と
、これら２個のマークとの位置関係からチップ装着位置
を決定するようにしているため、自動ボンダーのコレッ
トの先端部が位置合わせ用の突起の上面に接触すること
もなく、良好に精度良く装着することができる。
【図１】本発明実施例の半導体装置を示す図。
【図２】本発明の実施例の半導体装置の斜視図。
【図３】本発明実施例の半導体装置の変形例を示す図。
【図４】従来例の半導体装置を示す図。
【図５】従来例の半導体装置を示す説明図。
【図６】実装工程で用いられる角錐コレットを示す図。
【図７】従来例の半導体装置の実装工程を示す図。
１ チップ
２ セラミック枠体
３ セラミック枠体
４ セラミック枠体
５ セラミック枠体
６ 位置あわせ用の突起
７ ガラスキャップ
８ 穴
９ ボンディングパッド
１０ アウターリード
１１ チップ
１２ 第１のセラミック板
１３ 第２のセラミック枠体
１４ 第３のセラミック枠体
１５ 第４のセラミック枠体
１６ａ 位置あわせマーク
１６ｂ 位置あわせマーク
１７ ガラスキャップ
１９ ボンディングパッド
２０ アウターリード
Ａ 基準点
Ｃ 切り欠け
Claims (1)
- 【請求項１】 パッケージのチップ搭載部の近傍に、
チップ搭載領域から離間して２個の位置検出マークを配
設し、あらかじめ決定されたパッケージの基準点と、こ
れら２個のマークとの位置関係からチップ装着位置を決
定するように構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067126A JPH04302442A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067126A JPH04302442A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302442A true JPH04302442A (ja) | 1992-10-26 |
Family
ID=13335906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067126A Pending JPH04302442A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158038A (ja) * | 2005-12-06 | 2007-06-21 | Epson Toyocom Corp | 電子部品及び電子部品の製造方法 |
-
1991
- 1991-03-29 JP JP3067126A patent/JPH04302442A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158038A (ja) * | 2005-12-06 | 2007-06-21 | Epson Toyocom Corp | 電子部品及び電子部品の製造方法 |
| JP4661568B2 (ja) * | 2005-12-06 | 2011-03-30 | エプソントヨコム株式会社 | 電子部品及び電子部品の製造方法 |
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