JPS62285078A - 分周テスト機能付集積回路 - Google Patents
分周テスト機能付集積回路Info
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- JPS62285078A JPS62285078A JP61128967A JP12896786A JPS62285078A JP S62285078 A JPS62285078 A JP S62285078A JP 61128967 A JP61128967 A JP 61128967A JP 12896786 A JP12896786 A JP 12896786A JP S62285078 A JPS62285078 A JP S62285078A
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- Japan
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- frequency dividing
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- circuit
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- 230000001960 triggered effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G04—HOROLOGY
- G04D—APPARATUS OR TOOLS SPECIALLY DESIGNED FOR MAKING OR MAINTAINING CLOCKS OR WATCHES
- G04D7/00—Measuring, counting, calibrating, testing or regulating apparatus
- G04D7/12—Timing devices for clocks or watches for comparing the rate of the oscillating member with a standard
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［産業上の利用分野］
本発明は分周テスト機能付集積回路に関するものである
。
。
［従来の技術］
例えば、水晶時計用の集積回路においては、高い精度と
信頼性が要求される。そのため製造時には、分周回路が
正常に動作するかどうか集積回路の一つ一つをテストす
る必要があり、このテストに要する時間が大きな問題と
なる。
信頼性が要求される。そのため製造時には、分周回路が
正常に動作するかどうか集積回路の一つ一つをテストす
る必要があり、このテストに要する時間が大きな問題と
なる。
従来はこのテストを行なうために、集積回路にテスト用
の端子を設け、この端子から分周回路の途中段にテスト
用の高速の外部クロックパルスを供給してテストを行っ
ている。このテストの際には前段の分周回路を停止させ
ておく必要があるため、上記テスト用の端子の他にスト
ップ用の端子も設けていた。
の端子を設け、この端子から分周回路の途中段にテスト
用の高速の外部クロックパルスを供給してテストを行っ
ている。このテストの際には前段の分周回路を停止させ
ておく必要があるため、上記テスト用の端子の他にスト
ップ用の端子も設けていた。
［発明が解決しようとする問題点］
従来のものでは、テスト用およびストップ用の端子を必
要とし、そのために集積回路のチップサイズが大きくな
り、コストアップにつながるものであった。
要とし、そのために集積回路のチップサイズが大きくな
り、コストアップにつながるものであった。
本発明はテスト用の専用端子を設けることなくテストが
行えるようにした分周テスト機能付集積回路を提供して
従来の欠点を除去するものである。
行えるようにした分周テスト機能付集積回路を提供して
従来の欠点を除去するものである。
Ｅ問題を解決するための手段］
本発明は、分周回路の少なくとも一部をリセットするた
めのリセット端子に外部からクロックパルスを供給する
ことにより、上記分周回路の所望の分周段をリセットす
るとともにそれより後段の分周段に上記クロックパルス
を供給してテストを行うようにしたものである。
めのリセット端子に外部からクロックパルスを供給する
ことにより、上記分周回路の所望の分周段をリセットす
るとともにそれより後段の分周段に上記クロックパルス
を供給してテストを行うようにしたものである。
［実施例］
第１図において、１は発振器、２，３．４はパルスの立
下りで動作する分周段、５はモータの駆動回路である。
下りで動作する分周段、５はモータの駆動回路である。
６．７はそれぞれパルスの立下りおよび立上りで動作す
るフリップフロップ回路、８．９．１０はゲート回路、
１１はリセット端子である。
るフリップフロップ回路、８．９．１０はゲート回路、
１１はリセット端子である。
以上の構成において、まず分周段のリセット動作につい
て説明する。この場合には、リセット端子１１を第２図
Ｒのように“１″に保持する。これによってゲート回路
８の一人力およびフリップフロップ回路６のＤ入力が“
１″になり、その後分周段３の出力が第２図Ｆ２のよう
に立下ると、フリップフロップ回路６の出力が“１”に
反転する。したがってゲート回路８．９の出力がそれぞ
れ第２図Ｒ、Ｒ２のように“１゛に反転し、分周設２，
４がリセットされる。
て説明する。この場合には、リセット端子１１を第２図
Ｒのように“１″に保持する。これによってゲート回路
８の一人力およびフリップフロップ回路６のＤ入力が“
１″になり、その後分周段３の出力が第２図Ｆ２のよう
に立下ると、フリップフロップ回路６の出力が“１”に
反転する。したがってゲート回路８．９の出力がそれぞ
れ第２図Ｒ、Ｒ２のように“１゛に反転し、分周設２，
４がリセットされる。
分周段３については、その出力が立下った状態、すなわ
ちその出力が全て“０”のリセット状態に保持される。
ちその出力が全て“０”のリセット状態に保持される。
こうしてリセット端子１１が１”に保持されている間、
分周段２，３．４がリセット状態に保持される。
分周段２，３．４がリセット状態に保持される。
リセットを解除するには、リセット端子１１を“０“に
反転する。これによってゲート回路８の出力が第２図Ｒ
１のように“０“に反転して分周段２のリセットが解除
される。その後、分周段３の出力が第２図Ｆ２のように
立上ると１、フリップフロップ回路７がトリガされてそ
の出力σが“０”になり、分周段４のリセットが解除さ
れる。
反転する。これによってゲート回路８の出力が第２図Ｒ
１のように“０“に反転して分周段２のリセットが解除
される。その後、分周段３の出力が第２図Ｆ２のように
立上ると１、フリップフロップ回路７がトリガされてそ
の出力σが“０”になり、分周段４のリセットが解除さ
れる。
したがって１秒後に駆動回路５から第２図０ の駆動パ
ルスが発生し１、以降は１秒ごとに駆動回路５の出力Ｏ
、ｏ２から交互に駆動パルスが発生する。
ルスが発生し１、以降は１秒ごとに駆動回路５の出力Ｏ
、ｏ２から交互に駆動パルスが発生する。
つぎにテスト動作について説明する。この場合には、一
旦上記のようにリセット端子１１を“１″にしてリセッ
ト状態にした後、リセット端子１１に外部からテスト用
の高速のクロックパルスを第３図Ｒのように入力する。
旦上記のようにリセット端子１１を“１″にしてリセッ
ト状態にした後、リセット端子１１に外部からテスト用
の高速のクロックパルスを第３図Ｒのように入力する。
このクロックパルスの“０”のパルス幅は分周段２から
の出力パルスのパルス幅の１／２劣り短く設定しである
。このクロックパルスはゲート回路８を通過して分周段
２にリセットをかけるとともにゲート回路１０を介して
分周段３に供給される。上記クロックパルスノハルス幅
は分周段２からの出力パルスのパルス幅の１／２より短
く設定しであるため、このクロックパルスの周期に拘ら
ず、分周段２は出力が発生する前にり、セットがかけら
れ、その出力にパルスを生じることはない。
の出力パルスのパルス幅の１／２劣り短く設定しである
。このクロックパルスはゲート回路８を通過して分周段
２にリセットをかけるとともにゲート回路１０を介して
分周段３に供給される。上記クロックパルスノハルス幅
は分周段２からの出力パルスのパルス幅の１／２より短
く設定しであるため、このクロックパルスの周期に拘ら
ず、分周段２は出力が発生する前にり、セットがかけら
れ、その出力にパルスを生じることはない。
一方、上記クロックパルスはゲート回路１０によってレ
ベル反転されて分周段３に供給され、その立下りによっ
て分周段３が動作する。上記クロックパルスが一定数だ
け供給されると、分周段３の出力が第３図Ｆ２のごとく
立上り、フリップフロップ回路７がトリガされその出力
Φが“０”に反転する。そのためゲート回路９の出力が
第３図Ｒのように“０１に反転し、分周段４のリセット
が解除される。したがって上記クロックパルスによって
分周段３，４が高速動作され、駆動回路５の出力によっ
て分周段３，４のテストが行われる。
ベル反転されて分周段３に供給され、その立下りによっ
て分周段３が動作する。上記クロックパルスが一定数だ
け供給されると、分周段３の出力が第３図Ｆ２のごとく
立上り、フリップフロップ回路７がトリガされその出力
Φが“０”に反転する。そのためゲート回路９の出力が
第３図Ｒのように“０１に反転し、分周段４のリセット
が解除される。したがって上記クロックパルスによって
分周段３，４が高速動作され、駆動回路５の出力によっ
て分周段３，４のテストが行われる。
ところで分周段３からのパルスの立下りによってフリッ
プフロップ回路６がトリガされるが、そのＤ入力は分周
段３の出力パルスと同期しており、分周段３の出力パル
スの立下り時にはフリップフロップ回路６（ｌｐＤ入力
が必ず“１”になっている。
プフロップ回路６がトリガされるが、そのＤ入力は分周
段３の出力パルスと同期しており、分周段３の出力パル
スの立下り時にはフリップフロップ回路６（ｌｐＤ入力
が必ず“１”になっている。
したがってフリップフロップ回路６の出力Ｑは“１”に
保持されたままとなる。
保持されたままとなる。
な＄本発明は時計用集積回路に限らず、基準周波数信号
を分周する分周回路を備えたものであれば何にでも適用
できる。
を分周する分周回路を備えたものであれば何にでも適用
できる。
［発明の効果］。
本発明によれば、分周段のリセット端子に外部からクロ
ックパルスを供給することによって分周段のテストが行
えるようにしたので、新たにテスト用の端子を付加する
必要がなく、集積回路のチップ面積を小さくでき、コス
トダウンを図ることができる。しかも分周段の途中から
テスト用のクロックパルスを人力するため、テスト時間
が短くてすみ、大量の集積回路をテストする場合に特に
大きな効果を発揮する。
ックパルスを供給することによって分周段のテストが行
えるようにしたので、新たにテスト用の端子を付加する
必要がなく、集積回路のチップ面積を小さくでき、コス
トダウンを図ることができる。しかも分周段の途中から
テスト用のクロックパルスを人力するため、テスト時間
が短くてすみ、大量の集積回路をテストする場合に特に
大きな効果を発揮する。
第１図は本発明の一実施例を示した論理回路図、第２図
および第３図は動作説明のためのタイムチャートである
。 ２．３．４・・・分周段 ６．７・・・フリップフロップ回路 ８．９．１０・・・ゲート回路 １１・・・リセット端子 以 上 第１図 第２図 第３図 麹
および第３図は動作説明のためのタイムチャートである
。 ２．３．４・・・分周段 ６．７・・・フリップフロップ回路 ８．９．１０・・・ゲート回路 １１・・・リセット端子 以 上 第１図 第２図 第３図 麹
Claims (1)
- 基準周波数信号を分周する分周回路と、この分周回路を
リセットするためのリセット端子と、このリセット端子
を所望の電位レベルに保持することにより上記分周回路
の少なくとも一部をリセットするリセット回路と、上記
リセット端子に外部からクロックパルスを入力すること
により上記分周回路の所望の分周段をリセットするとと
もにこの所望の分周段より後段の分周段に上記クロック
パルスを供給する制御回路とを具備した分周テスト機能
付集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128967A JPH0752214B2 (ja) | 1986-06-03 | 1986-06-03 | 分周テスト機能付集積回路 |
| US07/021,670 US4801875A (en) | 1986-06-03 | 1987-03-04 | Integrated circuit with frequency dividing test function |
| GB8707964A GB2192466B (en) | 1986-06-03 | 1987-04-03 | Integrated circuit with a frequency dividing test function |
| DE19873717292 DE3717292A1 (de) | 1986-06-03 | 1987-05-22 | Integrierte schaltung mit frequenzteilertestfunktion |
| KR1019870005561A KR900008604B1 (ko) | 1986-06-03 | 1987-06-02 | 분주 검사 기능을 갖춘 집적 회로 |
| SG1152/92A SG115292G (en) | 1986-06-03 | 1992-11-04 | Integrated circuit with a frequency dividing test function |
| HK113/93A HK11393A (en) | 1986-06-03 | 1993-02-11 | Integrated circuit with a frequency dividing test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128967A JPH0752214B2 (ja) | 1986-06-03 | 1986-06-03 | 分周テスト機能付集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62285078A true JPS62285078A (ja) | 1987-12-10 |
| JPH0752214B2 JPH0752214B2 (ja) | 1995-06-05 |
Family
ID=14997839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128967A Expired - Fee Related JPH0752214B2 (ja) | 1986-06-03 | 1986-06-03 | 分周テスト機能付集積回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4801875A (ja) |
| JP (1) | JPH0752214B2 (ja) |
| KR (1) | KR900008604B1 (ja) |
| DE (1) | DE3717292A1 (ja) |
| GB (1) | GB2192466B (ja) |
| HK (1) | HK11393A (ja) |
| SG (1) | SG115292G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095267A (en) * | 1990-03-19 | 1992-03-10 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| US5039602A (en) * | 1990-03-19 | 1991-08-13 | National Semiconductor Corporation | Method of screening A.C. performance characteristics during D.C. parametric test operation |
| JP2745869B2 (ja) * | 1991-07-11 | 1998-04-28 | 日本電気株式会社 | 可変クロック分周回路 |
| US11879939B2 (en) | 2022-02-08 | 2024-01-23 | Nxp B.V. | System and method for testing clocking systems in integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201885A (en) * | 1981-06-08 | 1982-12-10 | Seiko Instr & Electronics Ltd | Electronic circuit |
-
1986
- 1986-06-03 JP JP61128967A patent/JPH0752214B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-04 US US07/021,670 patent/US4801875A/en not_active Expired - Lifetime
- 1987-04-03 GB GB8707964A patent/GB2192466B/en not_active Expired - Lifetime
- 1987-05-22 DE DE19873717292 patent/DE3717292A1/de active Granted
- 1987-06-02 KR KR1019870005561A patent/KR900008604B1/ko not_active IP Right Cessation
-
1992
- 1992-11-04 SG SG1152/92A patent/SG115292G/en unknown
-
1993
- 1993-02-11 HK HK113/93A patent/HK11393A/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201885A (en) * | 1981-06-08 | 1982-12-10 | Seiko Instr & Electronics Ltd | Electronic circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2192466B (en) | 1990-04-25 |
| KR880000837A (ko) | 1988-03-29 |
| SG115292G (en) | 1993-01-29 |
| GB8707964D0 (en) | 1987-05-07 |
| DE3717292A1 (de) | 1987-12-10 |
| JPH0752214B2 (ja) | 1995-06-05 |
| GB2192466A (en) | 1988-01-13 |
| KR900008604B1 (ko) | 1990-11-26 |
| HK11393A (en) | 1993-02-19 |
| US4801875A (en) | 1989-01-31 |
| DE3717292C2 (ja) | 1989-08-17 |
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Legal Events
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|---|---|---|---|
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