JPH0368348B2 - - Google Patents
Info
- Publication number
- JPH0368348B2 JPH0368348B2 JP57057532A JP5753282A JPH0368348B2 JP H0368348 B2 JPH0368348 B2 JP H0368348B2 JP 57057532 A JP57057532 A JP 57057532A JP 5753282 A JP5753282 A JP 5753282A JP H0368348 B2 JPH0368348 B2 JP H0368348B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- flip
- circuit
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Linear Or Angular Velocity Measurement And Their Indicating Devices (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】
本発明は、周波数検出回路に関するもので、た
とえば、モータ等に取付けられたFG（周波数発電
機）等の出力周波数が、モータ始動時にあるレベ
ルに達したことを検出する回路の改良に関するも
のである。
とえば、モータ等に取付けられたFG（周波数発電
機）等の出力周波数が、モータ始動時にあるレベ
ルに達したことを検出する回路の改良に関するも
のである。
このような回路の従来例として、第１図に示す
ようなものがある。第１図において１はカウンタ
C1で、FG等の出力信号Ｆの入力によつて、クロ
ツクパルスCKのカウントを開始し、あらかじめ
設定された値のカウントを行ない、その動作を停
止し、カウント中にQ1にT1なる時間の出力を生
ずる。この動作を第２図のａおよびｂに示す。
ようなものがある。第１図において１はカウンタ
C1で、FG等の出力信号Ｆの入力によつて、クロ
ツクパルスCKのカウントを開始し、あらかじめ
設定された値のカウントを行ない、その動作を停
止し、カウント中にQ1にT1なる時間の出力を生
ずる。この動作を第２図のａおよびｂに示す。
２はカウンタC2で、カウンタC1の出力の立下
りでクロツクパルスCKのカウントを開始し、第
２図ｃに示すようなT2なる時間の出力Q2を生ず
る。
りでクロツクパルスCKのカウントを開始し、第
２図ｃに示すようなT2なる時間の出力Q2を生ず
る。
３のカウンタC3および４のカウンタC4も前述
のカウンタと同様の動作を行なうが、第２図ｄお
よびｅに示すように、TO／ｋの時間の出力を生
ずる。ここでT0＝T1＋T2である。
のカウンタと同様の動作を行なうが、第２図ｄお
よびｅに示すように、TO／ｋの時間の出力を生
ずる。ここでT0＝T1＋T2である。
この回路において、出力Q1とQ4のAND回路７
により、その出力を生じたときはTF＝TO＋2TO／ｋ である。基準周波数をfO＝１／TO、信号Ｆの周波数 をfF＝１／TFとすれば、基準周波数fOに対する信号 Ｆの周波数の比はfF／fO＝ｋ／ｋ＋２となる。
により、その出力を生じたときはTF＝TO＋2TO／ｋ である。基準周波数をfO＝１／TO、信号Ｆの周波数 をfF＝１／TFとすれば、基準周波数fOに対する信号 Ｆの周波数の比はfF／fO＝ｋ／ｋ＋２となる。
同様にして、出力Q3と出力Q1のAND回路８に
より、fF／fO＝ｋ／ｋ＋１なる周波数を検出でき
る。したがつて、モータ等の制御においては、設
定回転数におけるFG周波数のｋ／ｋ＋１、ｋ／
ｋ＋２の周波数に達したことが検出される。
より、fF／fO＝ｋ／ｋ＋１なる周波数を検出でき
る。したがつて、モータ等の制御においては、設
定回転数におけるFG周波数のｋ／ｋ＋１、ｋ／
ｋ＋２の周波数に達したことが検出される。
しかし、この回路においては、上述の周波数検
出のために、C3およびC4の２個のカウンタを用
いており、カウンタの容量が大きく、IC化にあ
たり、チツプサイズの増大等の欠点があつた。
出のために、C3およびC4の２個のカウンタを用
いており、カウンタの容量が大きく、IC化にあ
たり、チツプサイズの増大等の欠点があつた。
本発明は上記の欠点をなくすることを目的とす
る。第３図は本発明の実施例を示すブロツク図で
あり、第４図はその動作説明図である。第３図に
おいて、１および２はそれぞれカウンタC1およ
びC2で、この動作は、第１図の従来例と同一で
あり、第２図ａ，ｂおよびｃに示すように、入力
信ＦによりクロツクパルスCKをカウントし、T1
およびT2なる時間の出力Q1およびQ2を生ずる。
る。第３図は本発明の実施例を示すブロツク図で
あり、第４図はその動作説明図である。第３図に
おいて、１および２はそれぞれカウンタC1およ
びC2で、この動作は、第１図の従来例と同一で
あり、第２図ａ，ｂおよびｃに示すように、入力
信ＦによりクロツクパルスCKをカウントし、T1
およびT2なる時間の出力Q1およびQ2を生ずる。
従来例と異なるところは、第１図におけるカウ
ンタC4のかわりに、３のカウンタC3を２回動作
させるためのフリツプフロツプ９（FF4），１０
（DF5）及びNOR回路１１を備えたものである。
ンタC4のかわりに、３のカウンタC3を２回動作
させるためのフリツプフロツプ９（FF4），１０
（DF5）及びNOR回路１１を備えたものである。
第３図において、カウンタC2の出力Q2の立下
りによりフリツプフロツプFF4がセツトされると
ともにDF5がリセツトされる。NOR回路１１は、
それまで“Ｈ”であつたものが“Ｌ”となる。一
方、カウンタC3はそのＰ端子が“Ｌ”のときカ
ウント状態になるものとすれば、第１回目のカウ
ントを開始する。そしてTO／ｋの時間後にカウント 終了し、出力Q3によりフリツプフロツプDF5が反
転して“Ｈ”となり、フリツプフロツプFF4がリ
セツトされて“Ｌ”となるが、NOR回路１１の
出力は変化せずカウンタC3は第２回目のカウン
トを開始する。そして、同じようにしてカウント
を終了し、出力Q3によりフリツプフロツプDF5の
出力が反転して“Ｌ”となり、NOR回路１１の
出力は、“Ｈ”となりカウンタC3は動作を停止す
る。
りによりフリツプフロツプFF4がセツトされると
ともにDF5がリセツトされる。NOR回路１１は、
それまで“Ｈ”であつたものが“Ｌ”となる。一
方、カウンタC3はそのＰ端子が“Ｌ”のときカ
ウント状態になるものとすれば、第１回目のカウ
ントを開始する。そしてTO／ｋの時間後にカウント 終了し、出力Q3によりフリツプフロツプDF5が反
転して“Ｈ”となり、フリツプフロツプFF4がリ
セツトされて“Ｌ”となるが、NOR回路１１の
出力は変化せずカウンタC3は第２回目のカウン
トを開始する。そして、同じようにしてカウント
を終了し、出力Q3によりフリツプフロツプDF5の
出力が反転して“Ｌ”となり、NOR回路１１の
出力は、“Ｈ”となりカウンタC3は動作を停止す
る。
第４図において、出力Q1とQ5のAND回路７に
より、TF＝TO＋2TO／ｋに達したことが検出でき、 Q1とQ4のAND回路８により、TF＝TO＋TO／ｋに達 したことが検出できることは、従来例と同じであ
る。
より、TF＝TO＋2TO／ｋに達したことが検出でき、 Q1とQ4のAND回路８により、TF＝TO＋TO／ｋに達 したことが検出できることは、従来例と同じであ
る。
上述のように、本発明の周波数検出回路によれ
ば、従来例におけるカウンタC4をフリツプフロ
ツプFF4およびDF5に置換えることにより、回路
の集積回路化にあたり、内部の素子数を低減し、
チツプサイズを小さくすることに効果がある。
ば、従来例におけるカウンタC4をフリツプフロ
ツプFF4およびDF5に置換えることにより、回路
の集積回路化にあたり、内部の素子数を低減し、
チツプサイズを小さくすることに効果がある。
第１図は従来の周波数検出回路のブロツク図、
第２図は同回路の動作説明図、第３図は本発明の
回路構成を示すブロツク図、第４図は同回路の動
作説明図である。 １……第１カウンタ、２……第２カウンタ、３
……第３カウンタ、７，８……AND回路、９…
…第１フリツプフロツプ、１０……第２フリツプ
フロツプ、１１……NOR回路。
第２図は同回路の動作説明図、第３図は本発明の
回路構成を示すブロツク図、第４図は同回路の動
作説明図である。 １……第１カウンタ、２……第２カウンタ、３
……第３カウンタ、７，８……AND回路、９…
…第１フリツプフロツプ、１０……第２フリツプ
フロツプ、１１……NOR回路。
Claims (1)
- １ 被検出信号の入力によりクロツクパルスのカ
ウントを開始し、一定値のカウント後その動作を
停止し、動作中のみ出力を生ずる第１カウンタ
と、前記第１カウンタの動作停止信号によりクロ
ツクパルスのカウントを開始し、一定値のカウン
ト後その動作を停止し、動作中のみ出力を生ずる
第２カウンタと、前記第２カウンタの動作停止信
号によつてセツトされる第１フリツプフロツプ
と、前記第２カウンタの動作停止信号によつてリ
セツトされ、その出力が前記第１フリツプフロツ
プをリセツトするように接続された第２フリツプ
フロツプと、前記第１および第２フリツプフロツ
プのそれぞれの出力を入力とするNOR回路と、
前記NOR回路の出力によりカウント動作を制御
され一定値のクロツクパルスをカウント後カウン
ト終了信号を生じ、その信号が前記第２フリツプ
フロツプを反転させるように接続された第３カウ
ンタにより構成され、前記第１カウンタの出力と
前記第１フリツプフロツプの出力とのAND回路
および前記第１カウンタの出力と前記第２フリツ
プフロツプの出力とのAND回路により周波数を
検出する周波数検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057532A JPS58173470A (ja) | 1982-04-06 | 1982-04-06 | 周波数検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057532A JPS58173470A (ja) | 1982-04-06 | 1982-04-06 | 周波数検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58173470A JPS58173470A (ja) | 1983-10-12 |
| JPH0368348B2 true JPH0368348B2 (ja) | 1991-10-28 |
Family
ID=13058353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057532A Granted JPS58173470A (ja) | 1982-04-06 | 1982-04-06 | 周波数検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58173470A (ja) |
-
1982
- 1982-04-06 JP JP57057532A patent/JPS58173470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58173470A (ja) | 1983-10-12 |
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