JPS62272665A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS62272665A JPS62272665A JP61115786A JP11578686A JPS62272665A JP S62272665 A JPS62272665 A JP S62272665A JP 61115786 A JP61115786 A JP 61115786A JP 11578686 A JP11578686 A JP 11578686A JP S62272665 A JPS62272665 A JP S62272665A
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- Pending
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- 239000011159 matrix material Substances 0.000 claims abstract description 28
- HPNSNYBUADCFDR-UHFFFAOYSA-N chromafenozide Chemical compound CC1=CC(C)=CC(C(=O)N(NC(=O)C=2C(=C3CCCOC3=CC=2)C)C(C)(C)C)=C1 HPNSNYBUADCFDR-UHFFFAOYSA-N 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Landscapes
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
(産業上の利用分野)
本発明はディザ法を用いて読取り画像の画像信号を二値
信号に変換することにより、この読取り画像の濃度(階
調)を表現する画像処理装置に関し、特にディザマトリ
クスパターン格納用のROM (Read 0nly
Memory ) ヲ用イルコトナくディザ法を実行し
得るようにしたものである。
信号に変換することにより、この読取り画像の濃度(階
調)を表現する画像処理装置に関し、特にディザマトリ
クスパターン格納用のROM (Read 0nly
Memory ) ヲ用イルコトナくディザ法を実行し
得るようにしたものである。
(従来の技術)
従来から人間の目の積分効果に基づき微小領域内での白
画素と黒画素の画積比によって階調を表現する方法とし
てディザ法が知られている。
画素と黒画素の画積比によって階調を表現する方法とし
てディザ法が知られている。
このディザ法(組織的ディザ法)とは、C0D(電荷給
金素子)等の各種固体撮像素子を用いたイメージセンサ
から得られる画像信号を二値化するための閾値すなわち
、ディザマトリクスパターンを、各画素の座標情報(ア
ドレス)によって上記ROMから抽出して決定する方法
であり、読取り画面を例えば4×4ドツトのサブマトリ
クスの集合とみなし、この読取り画面の各画素の濃度と
、対応するディザマトリクスパターンとを比較すること
によりこの画素を黒画素とするか、あるいは白画素とす
るかを決定するものである。
金素子)等の各種固体撮像素子を用いたイメージセンサ
から得られる画像信号を二値化するための閾値すなわち
、ディザマトリクスパターンを、各画素の座標情報(ア
ドレス)によって上記ROMから抽出して決定する方法
であり、読取り画面を例えば4×4ドツトのサブマトリ
クスの集合とみなし、この読取り画面の各画素の濃度と
、対応するディザマトリクスパターンとを比較すること
によりこの画素を黒画素とするか、あるいは白画素とす
るかを決定するものである。
そして、従来からこのディザ法を用いた画像処理装置と
しては特開昭57−206170号公報や特開昭59−
41968号公報、あるいは特開昭59−66266号
公報に記載された如きものが種々知られている。
しては特開昭57−206170号公報や特開昭59−
41968号公報、あるいは特開昭59−66266号
公報に記載された如きものが種々知られている。
(発明が解決すべき問題点)
ところで、上記各公報に記載された画像処理装置、ある
いは一般に知られたファクシミリ等のこの種画像処理装
置においては、上述の如きディザマトリクスパターン格
納用のROMが用いられている。
いは一般に知られたファクシミリ等のこの種画像処理装
置においては、上述の如きディザマトリクスパターン格
納用のROMが用いられている。
しかしながら、このディザ法においてマトリクスの大ぎ
さは、4×4ドツトか清々8×8ドツト程度がよく、そ
れより少ないと疑似輪郭が目立ち、それより多くても画
質の向上は望めないとされており、また、ROMのアク
セスタイムによる制約やコスト的な要因から不利な点が
出てくる。
さは、4×4ドツトか清々8×8ドツト程度がよく、そ
れより少ないと疑似輪郭が目立ち、それより多くても画
質の向上は望めないとされており、また、ROMのアク
セスタイムによる制約やコスト的な要因から不利な点が
出てくる。
〈問題点を解決するための手段)
本発明は上述の如き実情に鑑みてなされたものであり、
ディザマトリクスパターン格納用のROMを用いること
なくディザ法を実行しtiる画像処理装置を提供するこ
とを目的とする。
ディザマトリクスパターン格納用のROMを用いること
なくディザ法を実行しtiる画像処理装置を提供するこ
とを目的とする。
そして、本発明は上記目的を達成するために第1図に示
す如く、各画素の画素情報Go 、 Gt 。
す如く、各画素の画素情報Go 、 Gt 。
G2 、G3と、各画素に対応するディザマ1−リクス
パターンとを比較することにより上記画素情報Go 、
Gr 、G2 、G3の二値化を行なう画像処理装置に
おいて、主走査クロックC1と副走査クロックC2とを
カウントしてディザマトリクスの各座標に対応したアド
レスデータAO、A1゜A2 、A3を出力するカウン
タ9,10と、このカウンタ9,10から出力される上
記アドレスデータAn 、A1.A2 、A3によって
ゲート制御される複数のゲート回路1.2,3.4から
成るパターンデータ生成回路5とを少なくとも設【プ、
このパターンデータ生成回路の出力によってディザマト
リクスパターンのパターンデータDo 。
パターンとを比較することにより上記画素情報Go 、
Gr 、G2 、G3の二値化を行なう画像処理装置に
おいて、主走査クロックC1と副走査クロックC2とを
カウントしてディザマトリクスの各座標に対応したアド
レスデータAO、A1゜A2 、A3を出力するカウン
タ9,10と、このカウンタ9,10から出力される上
記アドレスデータAn 、A1.A2 、A3によって
ゲート制御される複数のゲート回路1.2,3.4から
成るパターンデータ生成回路5とを少なくとも設【プ、
このパターンデータ生成回路の出力によってディザマト
リクスパターンのパターンデータDo 。
Dl、D2 、D3を得るようにした。
(作 用)
上述の如き画像処理装置によれば、ディザマトリクスパ
ターン格納用のROMが不要となる。
ターン格納用のROMが不要となる。
これにより、この種装置の低消費電力化、高速処理化及
び低コスト化を図ることができる。
び低コスト化を図ることができる。
(実施例)
以下、本発明に係る好適な実施例を第1図ないし第5図
を用いて詳細に説明する。
を用いて詳細に説明する。
第1図は本実施例に係る画像処理装置の主要部の電気的
構成を示すブロック図である。
構成を示すブロック図である。
この画像処理装置は、各種イメージセンサにて電気的な
信号に変換されて供給される画像信号S1を増幅する増
幅器6と、この増幅器6の出力信号を量子化レベルが4
ビツト、標本化周波数が画素と周波数に同期した主走査
クロック周波数でデジタル化するA/D (アナログ−
デジタル)変換器7を備えており、このA/D変換器7
は上記画像信号S1に基づいて各画素の4ビツトの濃淡
レベル情報である画素情報Go 、 Gl 、 G2
。
信号に変換されて供給される画像信号S1を増幅する増
幅器6と、この増幅器6の出力信号を量子化レベルが4
ビツト、標本化周波数が画素と周波数に同期した主走査
クロック周波数でデジタル化するA/D (アナログ−
デジタル)変換器7を備えており、このA/D変換器7
は上記画像信号S1に基づいて各画素の4ビツトの濃淡
レベル情報である画素情報Go 、 Gl 、 G2
。
G3を比較回路8に供給するようになっている。
また、この画像処理装置は、画像信号S1の各画素に対
応する主走査クロックC1をカウントする第1の4進カ
ウンタ9と、−副走査線毎に発生する副走査クロックC
2をカウントする第2の4進カウンタ1oを備えており
、これら各4進カウンタ9,10は第2図に示す如きデ
ィザマトリクスに対応するサブマトリクスMの各座標Y
ou〜Y33の二値のアドレスデータAo 、 As
、 A2 。
応する主走査クロックC1をカウントする第1の4進カ
ウンタ9と、−副走査線毎に発生する副走査クロックC
2をカウントする第2の4進カウンタ1oを備えており
、これら各4進カウンタ9,10は第2図に示す如きデ
ィザマトリクスに対応するサブマトリクスMの各座標Y
ou〜Y33の二値のアドレスデータAo 、 As
、 A2 。
A3を出力するようになっている。
すなわち、上記第1の4進カウンタ9は、第3図(A)
に示す如き主走査クロックC1をカウントして同図(C
)<D>に示す如きアドレ?A a 。
に示す如き主走査クロックC1をカウントして同図(C
)<D>に示す如きアドレ?A a 。
A1を出力する。
また、上記第2の4進カウンタ10は、第3図(B)に
示す如き副走査クロックC2をカウントして同図(E)
(F)に示す如きアドレスデータA2 、A3を出力す
る。
示す如き副走査クロックC2をカウントして同図(E)
(F)に示す如きアドレスデータA2 、A3を出力す
る。
そしてこれらカウンタ9,10が出力するアドレスデー
タAn 、A1.A2 、A3は、上記ザブマトリクス
Mの各座標YOQ −Y33に対応する。
タAn 、A1.A2 、A3は、上記ザブマトリクス
Mの各座標YOQ −Y33に対応する。
以後、これを順次繰り返して上記各4進カウンタ9,1
0は、上記サブマトリクスMの各座標YOa ”−Y:
+ 3に対応する出力するアドレスデータAO、At
、A2 、A3を出力する。
0は、上記サブマトリクスMの各座標YOa ”−Y:
+ 3に対応する出力するアドレスデータAO、At
、A2 、A3を出力する。
そして、上述の如きアドレスデータAo 、A1゜A2
、A3は、パターンデータ生成回路の出力5によって
ディザマトリクスパターンのパターンデータDo 、D
l、D2 、D3に変換される。
、A3は、パターンデータ生成回路の出力5によって
ディザマトリクスパターンのパターンデータDo 、D
l、D2 、D3に変換される。
すなわち、このパターンデータ生成回路5は第れており
、上記アドレスデータAo、A2が入力される第1のE
X−ORゲート回路1のゲート出力がパターンデータD
3に対応し、アドレスデータAl 、A2が入力される
第217)EX−ORケグ−〜回路2のゲート出力がパ
ターンデータD2に対応し、アドレスデータA2がパタ
ーンデータD1に直接対応する。また、アドレスデータ
Al。
、上記アドレスデータAo、A2が入力される第1のE
X−ORゲート回路1のゲート出力がパターンデータD
3に対応し、アドレスデータAl 、A2が入力される
第217)EX−ORケグ−〜回路2のゲート出力がパ
ターンデータD2に対応し、アドレスデータA2がパタ
ーンデータD1に直接対応する。また、アドレスデータ
Al。
A2が入力される第3のEX−ORゲート回路3のゲー
ト出力と、アドレスデータA3とが入力される第4のE
X−ORゲート回路4のゲート出力がパターンデータD
oに対応する。
ト出力と、アドレスデータA3とが入力される第4のE
X−ORゲート回路4のゲート出力がパターンデータD
oに対応する。
これにより、上記アドレスデータAO,A1゜A2 、
A3 とパターンデータDo 、 Dt 、 D2 。
A3 とパターンデータDo 、 Dt 、 D2 。
D3とは下表の如く各々対応する。
また、上述の如きパターンデータ生成回路5によるディ
ザマトリクスパターンは第4図に示す如くなり、このデ
ィザマトリクスパターンの各画素に対応するパターンデ
ータDO、Dt 、 D2 。
ザマトリクスパターンは第4図に示す如くなり、このデ
ィザマトリクスパターンの各画素に対応するパターンデ
ータDO、Dt 、 D2 。
D3は前記比較回路8に順次供給される。
そして、この比較回路8は、このパターンデータDo
、Dl、D2 、D3と、前述した各画素の画素情報G
o 、G1.G2 、G3とを前記主走査クロックCI
に同期して第5図に示す如く各画素毎に比較してディザ
化された二値データS2を出力するようになっている。
、Dl、D2 、D3と、前述した各画素の画素情報G
o 、G1.G2 、G3とを前記主走査クロックCI
に同期して第5図に示す如く各画素毎に比較してディザ
化された二値データS2を出力するようになっている。
このように、本実施例によればディザマトリクスパター
ン格納用のROMを用いることなく、各画素の4×4の
サブマトリックスM上のアドレスデータに基づいてディ
ザマトリクスパターンのパターンデータを得ることがで
きる。
ン格納用のROMを用いることなく、各画素の4×4の
サブマトリックスM上のアドレスデータに基づいてディ
ザマトリクスパターンのパターンデータを得ることがで
きる。
(発明の効果)
上述の説明から明らかなように、本発明によればディザ
マトリクスパターン格納用のROMを用いることなくデ
ィザマトリクスパターンのパター−10= ンデータを得ることができる。
マトリクスパターン格納用のROMを用いることなくデ
ィザマトリクスパターンのパター−10= ンデータを得ることができる。
このように、本発明によれば特にROMが不要となるた
め、この種画像処理装置の低消費電力化、高速処理化及
び低コスト化を図ることができる。
め、この種画像処理装置の低消費電力化、高速処理化及
び低コスト化を図ることができる。
第1図は本発明に係る実施例を示すブロック図、第2図
はサブマトリクスを示す図、第3図は第1図に示す実施
例の動作状態を示すタイムチャート、第4図はディザマ
トリクスパターン、第5図は画素情報とディザマトリク
スパターンとを比較した状態を模式的に示す図である。 1.2,3.4・・・EX−ORゲート回路(排他的論
理和回路)、5・・・パターンデータ生成回路、6・・
・増幅器、7・・・A/D変換器、8・・・比較器、9
.10・・・4進カウンタ、Ao〜A3・・・アドレス
データ、Do〜D3・・・パター′ンデータ、C1・・
・主走査クロック、C2・・・副走査クロック、Go〜
G3・・・画素情報、M・・・サブマトリクス、Sl・
・・画像信号、YOO〜Y33・・・サブマトリクスの
各座標。
はサブマトリクスを示す図、第3図は第1図に示す実施
例の動作状態を示すタイムチャート、第4図はディザマ
トリクスパターン、第5図は画素情報とディザマトリク
スパターンとを比較した状態を模式的に示す図である。 1.2,3.4・・・EX−ORゲート回路(排他的論
理和回路)、5・・・パターンデータ生成回路、6・・
・増幅器、7・・・A/D変換器、8・・・比較器、9
.10・・・4進カウンタ、Ao〜A3・・・アドレス
データ、Do〜D3・・・パター′ンデータ、C1・・
・主走査クロック、C2・・・副走査クロック、Go〜
G3・・・画素情報、M・・・サブマトリクス、Sl・
・・画像信号、YOO〜Y33・・・サブマトリクスの
各座標。
Claims (1)
- 【特許請求の範囲】 各画素の画素情報と、各画素に対応するディザマトリク
スパターンとを比較することにより上記画素情報の二値
化を行なう画像処理装置において、主走査クロックと副
走査クロックとをカウントしてディザマトリクスの各座
標に対応したアドレスデータを出力するカウンタと、 このカウンタから出力される上記アドレスデータによつ
てゲート制御される複数のゲート回路から成るパターン
データ生成回路とを少なくとも設け、 このパターンデータ生成回路の出力によってディザマト
リクスパターンを得るようにしたことを特徴とする画像
処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61115786A JPS62272665A (ja) | 1986-05-20 | 1986-05-20 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61115786A JPS62272665A (ja) | 1986-05-20 | 1986-05-20 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272665A true JPS62272665A (ja) | 1987-11-26 |
Family
ID=14671031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61115786A Pending JPS62272665A (ja) | 1986-05-20 | 1986-05-20 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62272665A (ja) |
-
1986
- 1986-05-20 JP JP61115786A patent/JPS62272665A/ja active Pending
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