JPS62272665A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明はディザ法を用いて読取り画像の画像信号を二値
信号に変換することにより、この読取り画像の濃度（階
調）を表現する画像処理装置に関し、特にディザマトリ
クスパターン格納用のＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ　）　ヲ用イルコトナくディザ法を実行し
得るようにしたものである。

（従来の技術） 従来から人間の目の積分効果に基づき微小領域内での白
画素と黒画素の画積比によって階調を表現する方法とし
てディザ法が知られている。

このディザ法（組織的ディザ法）とは、Ｃ０Ｄ（電荷給
金素子）等の各種固体撮像素子を用いたイメージセンサ
から得られる画像信号を二値化するための閾値すなわち
、ディザマトリクスパターンを、各画素の座標情報（ア
ドレス）によって上記ＲＯＭから抽出して決定する方法
であり、読取り画面を例えば４×４ドツトのサブマトリ
クスの集合とみなし、この読取り画面の各画素の濃度と
、対応するディザマトリクスパターンとを比較すること
によりこの画素を黒画素とするか、あるいは白画素とす
るかを決定するものである。

そして、従来からこのディザ法を用いた画像処理装置と
しては特開昭５７−２０６１７０号公報や特開昭５９−
４１９６８号公報、あるいは特開昭５９−６６２６６号
公報に記載された如きものが種々知られている。

（発明が解決すべき問題点） ところで、上記各公報に記載された画像処理装置、ある
いは一般に知られたファクシミリ等のこの種画像処理装
置においては、上述の如きディザマトリクスパターン格
納用のＲＯＭが用いられている。

しかしながら、このディザ法においてマトリクスの大ぎ
さは、４×４ドツトか清々８×８ドツト程度がよく、そ
れより少ないと疑似輪郭が目立ち、それより多くても画
質の向上は望めないとされており、また、ＲＯＭのアク
セスタイムによる制約やコスト的な要因から不利な点が
出てくる。

〈問題点を解決するための手段） 本発明は上述の如き実情に鑑みてなされたものであり、
ディザマトリクスパターン格納用のＲＯＭを用いること
なくディザ法を実行しｔｉる画像処理装置を提供するこ
とを目的とする。

そして、本発明は上記目的を達成するために第１図に示
す如く、各画素の画素情報Ｇｏ　、　Ｇｔ　。

Ｇ２　、Ｇ３と、各画素に対応するディザマ１−リクス
パターンとを比較することにより上記画素情報Ｇｏ　、
Ｇｒ　、Ｇ２　、Ｇ３の二値化を行なう画像処理装置に
おいて、主走査クロックＣ１と副走査クロックＣ２とを
カウントしてディザマトリクスの各座標に対応したアド
レスデータＡＯ、Ａ１゜Ａ２　、Ａ３を出力するカウン
タ９，１０と、このカウンタ９，１０から出力される上
記アドレスデータＡｎ　、Ａ１．Ａ２　、Ａ３によって
ゲート制御される複数のゲート回路１．２，３．４から
成るパターンデータ生成回路５とを少なくとも設【プ、
このパターンデータ生成回路の出力によってディザマト
リクスパターンのパターンデータＤｏ　。

Ｄｌ、Ｄ２　、Ｄ３を得るようにした。

（作　用） 上述の如き画像処理装置によれば、ディザマトリクスパ
ターン格納用のＲＯＭが不要となる。

これにより、この種装置の低消費電力化、高速処理化及
び低コスト化を図ることができる。

（実施例） 以下、本発明に係る好適な実施例を第１図ないし第５図
を用いて詳細に説明する。

第１図は本実施例に係る画像処理装置の主要部の電気的
構成を示すブロック図である。

この画像処理装置は、各種イメージセンサにて電気的な
信号に変換されて供給される画像信号Ｓ１を増幅する増
幅器６と、この増幅器６の出力信号を量子化レベルが４
ビツト、標本化周波数が画素と周波数に同期した主走査
クロック周波数でデジタル化するＡ／Ｄ　（アナログ−
デジタル）変換器７を備えており、このＡ／Ｄ変換器７
は上記画像信号Ｓ１に基づいて各画素の４ビツトの濃淡
レベル情報である画素情報Ｇｏ　、　Ｇｌ　、　Ｇ２　
。

Ｇ３を比較回路８に供給するようになっている。

また、この画像処理装置は、画像信号Ｓ１の各画素に対
応する主走査クロックＣ１をカウントする第１の４進カ
ウンタ９と、−副走査線毎に発生する副走査クロックＣ
２をカウントする第２の４進カウンタ１ｏを備えており
、これら各４進カウンタ９，１０は第２図に示す如きデ
ィザマトリクスに対応するサブマトリクスＭの各座標Ｙ
ｏｕ〜Ｙ３３の二値のアドレスデータＡｏ　、　Ａｓ　
、　Ａ２　。

Ａ３を出力するようになっている。

すなわち、上記第１の４進カウンタ９は、第３図（Ａ）
に示す如き主走査クロックＣ１をカウントして同図（Ｃ
）＜Ｄ＞に示す如きアドレ？Ａ　ａ　。

Ａ１を出力する。

また、上記第２の４進カウンタ１０は、第３図（Ｂ）に
示す如き副走査クロックＣ２をカウントして同図（Ｅ）
（Ｆ）に示す如きアドレスデータＡ２　、Ａ３を出力す
る。

そしてこれらカウンタ９，１０が出力するアドレスデー
タＡｎ　、Ａ１．Ａ２　、Ａ３は、上記ザブマトリクス
Ｍの各座標ＹＯＱ　−Ｙ３３に対応する。

以後、これを順次繰り返して上記各４進カウンタ９，１
０は、上記サブマトリクスＭの各座標ＹＯａ　”−Ｙ：
＋　３に対応する出力するアドレスデータＡＯ、Ａｔ　
、Ａ２　、Ａ３を出力する。

そして、上述の如きアドレスデータＡｏ　、Ａ１゜Ａ２
　、Ａ３は、パターンデータ生成回路の出力５によって
ディザマトリクスパターンのパターンデータＤｏ　、Ｄ
ｌ、Ｄ２　、Ｄ３に変換される。

すなわち、このパターンデータ生成回路５は第れており
、上記アドレスデータＡｏ、Ａ２が入力される第１のＥ
Ｘ−ＯＲゲート回路１のゲート出力がパターンデータＤ
３に対応し、アドレスデータＡｌ　、Ａ２が入力される
第２１７）ＥＸ−ＯＲケグ−〜回路２のゲート出力がパ
ターンデータＤ２に対応し、アドレスデータＡ２がパタ
ーンデータＤ１に直接対応する。また、アドレスデータ
Ａｌ。

Ａ２が入力される第３のＥＸ−ＯＲゲート回路３のゲー
ト出力と、アドレスデータＡ３とが入力される第４のＥ
Ｘ−ＯＲゲート回路４のゲート出力がパターンデータＤ
ｏに対応する。

これにより、上記アドレスデータＡＯ，Ａ１゜Ａ２　、
Ａ３　とパターンデータＤｏ　、　Ｄｔ　、　Ｄ２　。

Ｄ３とは下表の如く各々対応する。

また、上述の如きパターンデータ生成回路５によるディ
ザマトリクスパターンは第４図に示す如くなり、このデ
ィザマトリクスパターンの各画素に対応するパターンデ
ータＤＯ、Ｄｔ　、　Ｄ２　。

Ｄ３は前記比較回路８に順次供給される。

そして、この比較回路８は、このパターンデータＤｏ　
、Ｄｌ、Ｄ２　、Ｄ３と、前述した各画素の画素情報Ｇ
ｏ　、Ｇ１．Ｇ２　、Ｇ３とを前記主走査クロックＣＩ
に同期して第５図に示す如く各画素毎に比較してディザ
化された二値データＳ２を出力するようになっている。

このように、本実施例によればディザマトリクスパター
ン格納用のＲＯＭを用いることなく、各画素の４×４の
サブマトリックスＭ上のアドレスデータに基づいてディ
ザマトリクスパターンのパターンデータを得ることがで
きる。

（発明の効果） 上述の説明から明らかなように、本発明によればディザ
マトリクスパターン格納用のＲＯＭを用いることなくデ
ィザマトリクスパターンのパター−１０＝ ンデータを得ることができる。

このように、本発明によれば特にＲＯＭが不要となるた
め、この種画像処理装置の低消費電力化、高速処理化及
び低コスト化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る実施例を示すブロック図、第２図
はサブマトリクスを示す図、第３図は第１図に示す実施
例の動作状態を示すタイムチャート、第４図はディザマ
トリクスパターン、第５図は画素情報とディザマトリク
スパターンとを比較した状態を模式的に示す図である。 １．２，３．４・・・ＥＸ−ＯＲゲート回路（排他的論
理和回路）、５・・・パターンデータ生成回路、６・・
・増幅器、７・・・Ａ／Ｄ変換器、８・・・比較器、９
．１０・・・４進カウンタ、Ａｏ〜Ａ３・・・アドレス
データ、Ｄｏ〜Ｄ３・・・パター′ンデータ、Ｃ１・・
・主走査クロック、Ｃ２・・・副走査クロック、Ｇｏ〜
Ｇ３・・・画素情報、Ｍ・・・サブマトリクス、Ｓｌ・
・・画像信号、ＹＯＯ〜Ｙ３３・・・サブマトリクスの
各座標。

Claims (1)

1. 【特許請求の範囲】 各画素の画素情報と、各画素に対応するディザマトリク
   スパターンとを比較することにより上記画素情報の二値
   化を行なう画像処理装置において、主走査クロックと副
   走査クロックとをカウントしてディザマトリクスの各座
   標に対応したアドレスデータを出力するカウンタと、 このカウンタから出力される上記アドレスデータによつ
   てゲート制御される複数のゲート回路から成るパターン
   データ生成回路とを少なくとも設け、 このパターンデータ生成回路の出力によってディザマト
   リクスパターンを得るようにしたことを特徴とする画像
   処理装置。