JPS6226557A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は一般にプログラマブルコントローラに関し、
％にプログラマブルコントローラの入力装置に関する。

〔従来の技術〕

第２図は従来のプログラマグルコ／ドロー２の構成の一
例を示すブロック図である。

第２図において、１は中央処理装置（以下「ＣＰＵＪと
い５）のユニット、３はパスライン、５は入カニニット
、Ｔは入力変換回路である。

前述し九〇　、Ｐ　Ｕユニット１は、パスライン３を介
して複数設けられている入カニニット５と互いに接続さ
れている。前記入カニニット５には夫々入力変換回路７
が１個ずつ設けられており、前記入力変換回路Ｔは前述
したパスライン３を介して前記ＣＰＵユニット１と接続
されている。該入力、変換回路７は外部入力信号を受け
て駆動するフォトカプラを始め該７オトカプラの出力側
忙接続される各種電子機器類によって構成されている。

前記入力変換回路７は、例えばＡＣ（交流）１００Ｖ、
ＤＣ（直流）２４ｖ・・・・・・などの外部入力信号を
受けてこれらを前記ＣＰＵユニット１１Ｃ与えるための
入力信号に変換して出力するよう蹟なっている。前述し
たＣＰＵユニット１には、与えられたシーケンスプログ
ラムを解析し該解析した結果に基づいてシーケンス演算
を行な５マイクロプロセツサ、例えばユーザ等によって
前記マイクロプロセッサの行なうべきシーケンス動作が
設定されているシーケンスプログラムを格納しているシ
ーケンスプログラムメモリ、前記マイクロプロセッサの
制御下で前記入カニニット５から出力された各種入力信
号（データ）を記憶する入出力データ記憶用のメモリな
どが内蔵されている。なお、前記ＣＰＵユニット１の出
力側には前記マイクロブーセッサからの出力信号を受け
てこれを外部装置に与えるための出カニニット（図示し
ない）が接続されている。

次に上述した構成のプログラマブルコントローラの動作
について説明する。

ＣＰＵユニット１の駆動電源が投入されることＫよって
マイクロプロセッサは駆動を開始する。

前記ＣＰＵユニット１に内蔵されているマイクロプロセ
ッサは、前記複数の入カニニット５からパスライン３を
介して与えられる各種入力データを読み込んでこれを前
記入出力データ記憶用のメモリに記憶させる。次いで前
記シーケンスプログラムメモリに格納されているシーケ
ンスプログラムを読み出して該シーケンスプログラムを
解析し、該解析の結果に基づいて前記入出力データ記憶
用のメモリに記憶されている入力データの中から演算上
必要なデータを読み出しシーケンス演算を実行する。該
シーケンス演算による演算処理が施された後のデータは
、マイクロプロセッサによって前記出カニニット（図示
しない）への出力データとして一時的に前記入出力デー
タ記憶用のメモリに記憶され、マイクロプロセッサが一
連のシーケンス演算を終了すると前記出カニニット（図
示しない）ＩＣ出力される。その後新たな入力データが
前記入カニニット５から与えられると該入力データを読
み込んでこれを前記入出力データ記憶用のメモリに記憶
させ、以後は上述した動作を繰り返すこととなる。

〔発明が解決しようとする問題点〕

従来のプログラマブルコントローラは以上のように構成
されており、各々の入カニニット５には夫々１個の入力
変換回路７しか配設されていなかったので、例えば前記
フォトカプラに゛何らかの異常が生じて１００Ｖの外部
入力信号が印加されているにも拘らず論理レベルｒＬＪ
の信号しか出力されなかったり、或いはＯＶの外部入力
信号が印加されていても論理レベルｒＨＪの信号が出力
されたりなど一層レベルの信号しか出力されなくなるよ
うな異常、或いは過電圧が印加されることに起因する異
常が前記入力変換回路７に発生しても該異常が発生した
ことをＣＰＵユニット１がチェックできなかった。その
ため、入力変換回路７に異常が生じたことに起因して誤
入力信号が与えられると、ＣＰＵユニット１は該誤入力
信号に基づいてシーケンス演算を実行してしまうことと
なり、システムの信頼性のより一層の向上を図れないと
いう問題点があった。

この発明は上記のような問題点を解消するため罠なされ
たもので、入力変換回路７に生じた異常をチェックする
ことによりシステムの信頼性のより一層の向上を図るこ
とが可能なプログラマブルコントローラを得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係るプログラマブルコントローラは、中央処
理装置に接続され、外部入力信号を前記中央処理装置に
与えるための入力信号に変換して出力する入力変換手段
を備えた入力装置を有するものにおいて、この入力装置
に、複数の入力変換手段を外部入力信号忙対して並列に
配設するとともに、これら複数の入力変換手段から出力
された信号を受けて前記入力変換手段に異常が発生した
か否かを判定す、る異常判定手段を設けたことを％徴と
するものである。

〔作　用〕

この発明における異常判定手段は、複数の入力変換手段
から出力された信号を受けて前記入力変換手段に異常が
発生したか否かを判定するものである。

〔実施例〕

以下、この発明の一実施例な図面について説明する。

第１図はこの発明の一実施例に従うプログラマブルコン
トローラの構成を示すブロック図である。

第１図において、１は中央処理装置即ちＣＰＵユニット
、３はパスライン、５は入力装置即ち入カニニット、７
は入力変換手段即ち入力変換回路、９は異常判定手段即
ち比較回路、１１はパスライン、１３はパスライン、１
５は外部入力信号を前記入力変換回路７に導入するため
の配線である。

前述したＣＰＵユニット１は、パスライン３及びパスラ
イン１１を介して複数設けられている入カニニット５と
互いに接続されている。前記入カニニット５は周知のよ
うＫ、例えば押しボタンスイッチやリミットスイッチ（
いずれも図示しない）などからのＡＣ（交流）或いはＤ
Ｃ（直流）の入力信号をノイズや接点バウンシングの影
響を除去し℃前記パスライン３に出力する機能を持って
いる。前記入カニニット５には、夫々図のごとく複数の
入力変換回路Ｔとパスライン１３を介してこれら複数の
入力変換回路Ｔと接続されている比較回路９とが配設さ
れている。これら入力変換回路７は、前記入力ニニット
５内部に配設されている配線１５を介して外部入力信号
に対し並列に接続されている。前記入力変換回路７は前
述したよう忙外部入力信号を受けて駆動するフォトカブ
ラを始め、該フォトカブ２の出力側に接続される各種電
子機器類によって構成されている。前述した比較回路９
は、その入力側が前記パスライン１３を介して複数の入
力変換回路７の出力側と接続されているとともにその出
力側はパスライン３、パスライン１１を介して前記ＣＰ
Ｕユニット１の入力側と接続されている。前記比較回路
９は、パスライン１３を介してすべての入力変換回路７
から与えられる変換後の信号を比較し、該比較の結果す
べての信号が一致していると判断したときはパスライン
３を介して前記信号を出力し、一方、一致していないと
判断したときはいずれかの入力変換回路７に異常が生じ
たものと見做し前記信号Ｙ　ＩＪ上セツトるとともに、
パスライン１１を介して異常信号な出力するように構成
されている。

前述したＣＰＵユニット１には、与えられたシーケンス
プログラムを解析し該解析した結果忙基づいてシーケン
ス演算を行な５マイクロプロセツサ、例エバユーザ等に
よって前記マイクロプロセッサの行なうべきシーケンス
動作が設定されているシーケンスプログラムを格納して
いるシーケンスプログラムメモリ、前記マイクロプロセ
ッサの制御下で前記入カニニット５から出方された各種
入力信号（データ）を記憶する人出カデータ記憶用のメ
モリなどが内蔵されている。なお、前記ＣＰＵユニット
１の出力側には前記マイクロプロセッサからの出力信号
を受けてこれを外部装置に与えろための出カニニット（
図示しない）が接続されている。前記マイクロプロセッ
サは、パスライン３を介して前記各々の入力ユニット５
に配設されている比較回路９から入力変換された後の信
号が与えられたときはシーケンスプログラムに従って該
信号に基づくシーケンス演算を実行し、一方、パスライ
ン１１を介して前述した比較回路９から異常信号が与え
られると該異常信号が出方された入カニニット５に何ら
かの異常が発生したことな認識して以後のシーケンス演
算を停止する。

次に上述した構成のプログラマブルコントローラの動作
につい【説明する。

ＣＰＵユニット１の駆動電源が投入されることＫよって
マイクロプロセッサは駆動を開始する。

前述した各々の入力、ｚニラ）５＆Ｃ設けられている比
較回路９は、前記複数の入力変換回路７かも夫々出力さ
れる変換された後の信号を読み込んで比較し、全ての信
号が一致していると判断すると前記変換された後の信号
なＣＰＵユニット１Ｖｃ与える。前記ＣＰＵユニット１
に内蔵されているマイクロプロセッサは、前記複数の入
カニニット５かもパスライン３を介して与えられる各種
入力データを読み込んでこれを前記入出力データ記憶用
のメモリに記憶させる。次いで前記シーケンスプログラ
ムメモリに格納されているシーケンスプログラムを読み
出して該シーケンスプログラムを解析し、該解析の結果
忙基づいて前記入出力データ記憶用のメモリ＜記憶され
ている入力データの中から演算上必要なデータを読み出
しシーケンス演算を実行する。該シーケンス演算による
演算処理が施された後のデータは、マイクロプロセッサ
によって前記出カニニット（図示しない）への出力デー
タとして一時的に前記入出力データ記憶用のメモリに記
憶され、マイクロプロセッサが一連のシーケンス演算を
終了すると前記出カニニット（図示しない）ＶＣ出力さ
れる。その後新たな入力データが前記入カニニット５か
ら与えられると該入力データを読み込んでこれを前記入
出力データ記憶用のメモリに記憶させ、以後は上述した
動作を繰り返すこととなる。

ところで例えば成る入力ユニツ）５に配設されている複
数の入力変換回路７の中の１つが、過電圧が印加された
ことに起因して異常を生じたと仮定すると、該入力変換
回路７から出力された信号は、該変換回路７と共通な外
部入力信号を受ける他の複数の入力変換回路７から出力
された信号とは一致しなくなる。そこでこのような信号
がすべての入力変換回路７から出力されれば、前記比較
回路９において当然に不一致と判断され、該比較回路９
によって前記入力変換回路７のいずれかに異常が発生し
たものと見做されるので該比較回路９からＣＰＵユニツ
）ＩＫ対して異常信号が与えられる。それとともに前記
比較回路９からパスライン３に出力される信号はリセッ
トされる。前記異常信号が与えられることＫよってＣＰ
Ｕユニット１は、該異常信号を出力した入力二二ツ）５
に何らかの異常が発生したことを認識して以後のシーケ
ンス演算の実行を停止する。

以上説明したようＫこの発明に従う一実施例によれば、
各々の入カニニット５を構成している比、較回路９のい
ずれかが、どれか１つの入力変換回路７から出力された
信号が他の・複数の入力変換回路７から出力された信号
と不一致であると判断して異常信号を出力するとＣＰＵ
ユニット１は駆動を停止することとしたが、システムの
用途に応じて比較回路９の代りに多数決論理回路を用い
ていずれかの入力変換回路７に異常が生じて他と異なる
信号を出力してきても、一致している多数の信号の方を
正常と見做し、該信号をパスライン３を介してＣＰＵユ
ニット１に与えることによりＣＰＵユニット１の駆動を
継続させることとしても差支えない。

〔発明の効果〕

以上のように、この発明によれば、複数の入力変換手段
から出力された信号を受けて前記入力変換手段に異常が
発生したか否かを判定することとしたので、システムの
信頼性のより一層の向上を図ることが可能なプログラマ
ブルコントローラが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に従うプログラマブルコン
トローラの構成を示すブロック図、第２図は従来のプロ
グラマブルコントローラの構成の一例を示すブロック図
である。 図において、１はＣＰＵユニット、３はパスライン、５
は入カニニット、７は入力変換回路、９は比較回路、１
１はパスライン、１３はパスライン、１５は配線である
。 なお、各図中、同一符号は同−又は相当部分を示す。 特許出願人　　　　三菱電機株式会社 代理人　弁理士　　　　　１）澤　博　昭（外２名）

Claims (1)

【特許請求の範囲】
1. 中央処理装置に接続され、外部入力信号を前記中央処理
   装置に与えるための入力信号に変換して出力する入力変
   換手段を備えた入力装置を有するプログラマブルコント
   ローラにおいて、前記入力装置に、複数の入力変換手段
   を外部入力信号に対して並列に配設するとともに、これ
   ら複数の入力変換手段から出力された信号を受けて前記
   入力変換手段に異常が発生したか否かを判定する異常判
   定手段を設けたことを特徴とするプログラマブルコント
   ローラ。