JPS62256004A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS62256004A JPS62256004A JP9789486A JP9789486A JPS62256004A JP S62256004 A JPS62256004 A JP S62256004A JP 9789486 A JP9789486 A JP 9789486A JP 9789486 A JP9789486 A JP 9789486A JP S62256004 A JPS62256004 A JP S62256004A
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- signal
- sequence
- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 23
- 238000004364 calculation method Methods 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 claims description 24
- 238000004088 simulation Methods 0.000 abstract 1
- 230000003936 working memory Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シーケンスラダー図を表示することができ
るプログラマブルコントローラの改良に関するものであ
る。
るプログラマブルコントローラの改良に関するものであ
る。
第4図は従来のプログラマブルコントローラの1例を示
す構成図であシ、図において、1は中央処理装置にして
、これはプログラムの内容にしたがい入力部から必要な
入力信号を取り込み、所要の演算を行い、その演算結果
を出力部に出力する。
す構成図であシ、図において、1は中央処理装置にして
、これはプログラムの内容にしたがい入力部から必要な
入力信号を取り込み、所要の演算を行い、その演算結果
を出力部に出力する。
2はシーケンスプログラムを制御する制御メモリ、3は
シーケンスプログラムを格納するプログラムメモリにし
て、IC−RAMによシ構成されている。
シーケンスプログラムを格納するプログラムメモリにし
て、IC−RAMによシ構成されている。
4はこのプログラムメモリ3のシーケンスプログラムを
制御できる形に直して制御メモリ2に渡すワーキングメ
モリ、5は必要な入力信号を中央処理装置1からの指令
によシ中央処理装置1へ送る入力部、6はCRT画面を
制御するCRT制御メモリ、7は中央処理装置1での出
力信号ごとの演算結果を保持すると共に、内部の信号レ
ベルを出力機器を駆動できるレベルまで増幅する出力部
、8はキーボードのキーを内部に渡すキーボードI今、
9はシーケンスラダー図を表示するCRTである。
制御できる形に直して制御メモリ2に渡すワーキングメ
モリ、5は必要な入力信号を中央処理装置1からの指令
によシ中央処理装置1へ送る入力部、6はCRT画面を
制御するCRT制御メモリ、7は中央処理装置1での出
力信号ごとの演算結果を保持すると共に、内部の信号レ
ベルを出力機器を駆動できるレベルまで増幅する出力部
、8はキーボードのキーを内部に渡すキーボードI今、
9はシーケンスラダー図を表示するCRTである。
次に動作について説明する。CRT Q上に表示される
キーボード(図示せず)により作成されたシーケンスラ
ダー図は、キーボードエ48を通してプログラムメモリ
3に格納される。そして外部からの入力信号が入力部5
を通して入力されると、プログラムメモリ3に格納され
ているシーケンスズ0グラムはワーキングメモリ4によ
多制御できる形に変換されて制御メモリ2に渡され、演
算処理されて出力信号として出力部7を通して外部に出
力される。この時、入力された信号と出力された信号に
相当するCRT Q上に第5図に示すようなシーケンス
ラダー図がオンする。
キーボード(図示せず)により作成されたシーケンスラ
ダー図は、キーボードエ48を通してプログラムメモリ
3に格納される。そして外部からの入力信号が入力部5
を通して入力されると、プログラムメモリ3に格納され
ているシーケンスズ0グラムはワーキングメモリ4によ
多制御できる形に変換されて制御メモリ2に渡され、演
算処理されて出力信号として出力部7を通して外部に出
力される。この時、入力された信号と出力された信号に
相当するCRT Q上に第5図に示すようなシーケンス
ラダー図がオンする。
従来のプログラマブルコントローラは以上のように構成
されているので、シーケンスプログラムが正常でおるか
否かをチェックするにはCRT e上にシーケンスラダ
ー図をオンさせなければならず、シーケンスラダー図の
任意の信号を他の信号状態に関係なく強制的にオン、オ
フさせることができないために、ある制御だけをテスト
することができないという問題点があった。
されているので、シーケンスプログラムが正常でおるか
否かをチェックするにはCRT e上にシーケンスラダ
ー図をオンさせなければならず、シーケンスラダー図の
任意の信号を他の信号状態に関係なく強制的にオン、オ
フさせることができないために、ある制御だけをテスト
することができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、シーケンスラダー図の任意の信号を強制的に
オン、オフさせることができるプログラマブルコントロ
ーラを得ることを目的とする0 〔問題点を解決するための手段〕 この発明に係るプログラマブルコントローラはプログラ
ムメモリ・に格納されているシーケンスプログラムの内
容にしたがい入力部から必要々入力信号を取り込み、所
要の演算を行った結果を出力部に出力する中央処理装置
と、シーケンスラダー図を表示する表示手段と、上記シ
ーケンスラダー図の任意の信号を他の信号の状態に無関
係に強制的にオン、オフさせる強制入出力制御手段とを
備えたものである。
たもので、シーケンスラダー図の任意の信号を強制的に
オン、オフさせることができるプログラマブルコントロ
ーラを得ることを目的とする0 〔問題点を解決するための手段〕 この発明に係るプログラマブルコントローラはプログラ
ムメモリ・に格納されているシーケンスプログラムの内
容にしたがい入力部から必要々入力信号を取り込み、所
要の演算を行った結果を出力部に出力する中央処理装置
と、シーケンスラダー図を表示する表示手段と、上記シ
ーケンスラダー図の任意の信号を他の信号の状態に無関
係に強制的にオン、オフさせる強制入出力制御手段とを
備えたものである。
この発明における強制入出力制御手段は指定された信号
を本来の信号に代ってメモリ上に電気的にセット/リセ
ットすることによシ模擬し、シーケンスプログラムに取
り込ませる。
を本来の信号に代ってメモリ上に電気的にセット/リセ
ットすることによシ模擬し、シーケンスプログラムに取
り込ませる。
以下、この発明の一実施例を図について説明する。第1
図において、1は中央処理装置にして、これはプログラ
ムの内容にしたがい入力部から必要な入力信号を取り込
み、所要の演算を行い−その演算結果を出力部に出力す
る。2はシーケンスプログラムを制御する制御メモリ、
3はシーケンスプログラムが格納されるプログラムメモ
リ、4はこのプログラムメモリ3に格納されているシー
ケンスプログラムを制御できる形に直して制御メモリ2
に渡す処理を行うワーキングメモリ、5は外部の入力信
号を中央処理装置lからの指令により中央処理装置1へ
送る入力部、6はCRTを制御するCRT制御メモリ、
7は中央処理装置1で処理された信号ごとの演算結果を
保持すると共に、内部の信号レベルを出力機器を駆動で
きるレベルまで増幅する出力部、8はキーボードよ少入
力されたキーを内部に渡すキーボード停、9はシーケン
スラダー図を表示するCRT、10は強制的にオン、オ
フされた任意の信号を制御する強制入出力制御メモリで
ある。
図において、1は中央処理装置にして、これはプログラ
ムの内容にしたがい入力部から必要な入力信号を取り込
み、所要の演算を行い−その演算結果を出力部に出力す
る。2はシーケンスプログラムを制御する制御メモリ、
3はシーケンスプログラムが格納されるプログラムメモ
リ、4はこのプログラムメモリ3に格納されているシー
ケンスプログラムを制御できる形に直して制御メモリ2
に渡す処理を行うワーキングメモリ、5は外部の入力信
号を中央処理装置lからの指令により中央処理装置1へ
送る入力部、6はCRTを制御するCRT制御メモリ、
7は中央処理装置1で処理された信号ごとの演算結果を
保持すると共に、内部の信号レベルを出力機器を駆動で
きるレベルまで増幅する出力部、8はキーボードよ少入
力されたキーを内部に渡すキーボード停、9はシーケン
スラダー図を表示するCRT、10は強制的にオン、オ
フされた任意の信号を制御する強制入出力制御メモリで
ある。
次に動作について第2図に示したフローチャートを参照
して説明する。
して説明する。
電源を投入すると、先ずステップ11においてシーケン
スラダー図を表示する範囲を指定する。
スラダー図を表示する範囲を指定する。
次いで、ステップ12においてラダー図を表示し、ステ
ップ13でラダー図で強制入出力を行うかのチェックを
行う。そして、テストモードにしない場合はステップ1
9に進み、テストモードにする場合はステップ14に進
む。ステップ14においては強制入出力する任意の信号
が入力されたか否かをチェックし、任意の信号が入力さ
れていなければ、ステップ19に進み、入力されていれ
ばステップ15に進む。そして、ステップ15において
カーソルの位置を読み取り(第3図参照)、ステップ1
6では対応する信号を抽出する。次いで、ステップ17
においてワーキングメモリ4上の対応信号ビットをマス
クし、ステップ18においてワーキングメモリ4上の対
応信号ピットをオン/オフする。そして、ステップ19
によってワーキングメモリ4上のシーケンスプログラム
を実行する。
ップ13でラダー図で強制入出力を行うかのチェックを
行う。そして、テストモードにしない場合はステップ1
9に進み、テストモードにする場合はステップ14に進
む。ステップ14においては強制入出力する任意の信号
が入力されたか否かをチェックし、任意の信号が入力さ
れていなければ、ステップ19に進み、入力されていれ
ばステップ15に進む。そして、ステップ15において
カーソルの位置を読み取り(第3図参照)、ステップ1
6では対応する信号を抽出する。次いで、ステップ17
においてワーキングメモリ4上の対応信号ビットをマス
クし、ステップ18においてワーキングメモリ4上の対
応信号ピットをオン/オフする。そして、ステップ19
によってワーキングメモリ4上のシーケンスプログラム
を実行する。
また、上記実施例では、シーケンスラダー図の強制的に
オン、オフできる信号を指示するカーソルが1つであっ
たが指定によシ画面に複数個のカーソルを置くようにし
ても良く、上記実施例と同様以上の効果を奏する。
オン、オフできる信号を指示するカーソルが1つであっ
たが指定によシ画面に複数個のカーソルを置くようにし
ても良く、上記実施例と同様以上の効果を奏する。
以上のように、この発明によればプログラマブルコント
ローラはシーケンスラダー図を表示する機能を有するも
のであって、上記シーケンスラダー図上の存意信号を他
の信号の状態に無関係に強制的にオン、オフさせる強制
入出力制御手段を備えた構成であるので、シーケンスプ
ログラムが正常であるか否かがよシ早く確認でき、シー
ケンスプログラムのテスト時間も短縮できるという効果
が得られる。
ローラはシーケンスラダー図を表示する機能を有するも
のであって、上記シーケンスラダー図上の存意信号を他
の信号の状態に無関係に強制的にオン、オフさせる強制
入出力制御手段を備えた構成であるので、シーケンスプ
ログラムが正常であるか否かがよシ早く確認でき、シー
ケンスプログラムのテスト時間も短縮できるという効果
が得られる。
第1図はこの発明の一実施例によるプログラマブルコン
トローラを示す構成図、第2図はこの発明を説明するフ
ローチャート、第3図はこの発明の一実施例によるシー
ケンスラダー図、第4図は従来のプログラマブルコント
ローラを示す構成図、第5図は従来のシーケンスラダー
図である。 なお、図中、同一符号は同一、又は相当部分を示す。 1は中央処理装置、3はプログラムメモリ、5は入力部
、7は出・刃部、9はCRT、10は強制入出力制御メ
モリである。
トローラを示す構成図、第2図はこの発明を説明するフ
ローチャート、第3図はこの発明の一実施例によるシー
ケンスラダー図、第4図は従来のプログラマブルコント
ローラを示す構成図、第5図は従来のシーケンスラダー
図である。 なお、図中、同一符号は同一、又は相当部分を示す。 1は中央処理装置、3はプログラムメモリ、5は入力部
、7は出・刃部、9はCRT、10は強制入出力制御メ
モリである。
Claims (1)
- プログラムメモリに格納されているシーケンスプログラ
ムの内容にしたがい入力部から必要な入力信号を取り込
み所要の演算を行つた結果を出力部に出力する中央処理
装置およびシーケンスラダー図を表示できる機能を備え
たプログラマブルコントローラにおいて、上記シーケン
スラダー図の任意の信号を他の信号の状態に関係なく強
制的にオン・オフさせる強制入出力制御手段を備えたこ
とを特徴とするプログラマブルコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9789486A JPS62256004A (ja) | 1986-04-30 | 1986-04-30 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9789486A JPS62256004A (ja) | 1986-04-30 | 1986-04-30 | プログラマブルコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62256004A true JPS62256004A (ja) | 1987-11-07 |
Family
ID=14204454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9789486A Pending JPS62256004A (ja) | 1986-04-30 | 1986-04-30 | プログラマブルコントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62256004A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01177609A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Pcのシュミレーション方式 |
JPH01177608A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Pcのシュミレーション方式 |
-
1986
- 1986-04-30 JP JP9789486A patent/JPS62256004A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01177609A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Pcのシュミレーション方式 |
JPH01177608A (ja) * | 1988-01-08 | 1989-07-13 | Fanuc Ltd | Pcのシュミレーション方式 |
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