JPS6224654A - 半導体パツケ−ジ - Google Patents
半導体パツケ−ジInfo
- Publication number
- JPS6224654A JPS6224654A JP16291785A JP16291785A JPS6224654A JP S6224654 A JPS6224654 A JP S6224654A JP 16291785 A JP16291785 A JP 16291785A JP 16291785 A JP16291785 A JP 16291785A JP S6224654 A JPS6224654 A JP S6224654A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- bonding
- package
- regions
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体パッケージに関するもので、特に耐湿
性の向上に寄与し得る半導体パッケージに関する。
性の向上に寄与し得る半導体パッケージに関する。
［発明の技術的背景とその問題点］
最近の半導体技術の発展に伴ない、電子装置を小型で高
機能にする要求から、半導体装置の実装における高密度
化が進んでいる。この高密度化においては、小型で実装
工程の簡単な表面実装用の半導体パッケージ、例えばフ
ラットパッケージが多用される傾向にある。
機能にする要求から、半導体装置の実装における高密度
化が進んでいる。この高密度化においては、小型で実装
工程の簡単な表面実装用の半導体パッケージ、例えばフ
ラットパッケージが多用される傾向にある。
ところで、フラットパッケージの実装工程の簡略化のた
めに、フラットパッケージを半田デイツプ方式を用いて
例えば配線基板に実装する場合においては、フラットパ
ッケージは例えば２６０℃前後の半田槽に数秒１２１浸
漬されるために、フラットパッケージには急激な熱スト
レスが加わることになり、フラットパッケージ内の温度
が上昇して、フラットパッケージの樹脂中に含まれる微
量の水分が膨張することになる。したがって、フラット
パッケージは、半導体チップを封止する樹脂厚が例えば
デュアルインラインパッケージ（ＤＩＲ＞に比べて薄い
ために、フラットパッケージの樹脂中に含まれる水分の
膨張によりフラットパラ・ケージの界面が押し広げられ
てしまうことになる。
めに、フラットパッケージを半田デイツプ方式を用いて
例えば配線基板に実装する場合においては、フラットパ
ッケージは例えば２６０℃前後の半田槽に数秒１２１浸
漬されるために、フラットパッケージには急激な熱スト
レスが加わることになり、フラットパッケージ内の温度
が上昇して、フラットパッケージの樹脂中に含まれる微
量の水分が膨張することになる。したがって、フラット
パッケージは、半導体チップを封止する樹脂厚が例えば
デュアルインラインパッケージ（ＤＩＲ＞に比べて薄い
ために、フラットパッケージの樹脂中に含まれる水分の
膨張によりフラットパラ・ケージの界面が押し広げられ
てしまうことになる。
このために、第５図に示す如く、樹脂２１とインナーリ
ード２３とが密着不良を起こし、樹脂２１とインナーリ
ード２３との間にすき間２７が生じる。このために、す
き間２７から水分等がフラットパッケージ内にはいりこ
み、耐湿性が大幅に劣化することになる。さらに、水分
等が第５図において矢印で示すように、すき間２７から
ボンディングワイヤ２９を介してベッド部３１に固定さ
れている半導体チップ３３と、ボンディングワイヤ２９
とが接続されているパッド部３５に到達して、アルミ等
により形成されているパッド部３５を腐食させることに
なり、接続不良の原因につながることになる。
ード２３とが密着不良を起こし、樹脂２１とインナーリ
ード２３との間にすき間２７が生じる。このために、す
き間２７から水分等がフラットパッケージ内にはいりこ
み、耐湿性が大幅に劣化することになる。さらに、水分
等が第５図において矢印で示すように、すき間２７から
ボンディングワイヤ２９を介してベッド部３１に固定さ
れている半導体チップ３３と、ボンディングワイヤ２９
とが接続されているパッド部３５に到達して、アルミ等
により形成されているパッド部３５を腐食させることに
なり、接続不良の原因につながることになる。
［発明の目的］
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、耐湿性の劣化を抑制して信頼性を向上させ
た半導体パッケージを提供することにある。
るところは、耐湿性の劣化を抑制して信頼性を向上させ
た半導体パッケージを提供することにある。
［発明の概要］
上記目的を達成するために、この発明は、半導体チップ
を収納する少なくともパッケージ内に封止される領域が
凹凸に形成されてなるリード部材を有することを要旨と
する。
を収納する少なくともパッケージ内に封止される領域が
凹凸に形成されてなるリード部材を有することを要旨と
する。
［発明の効果］
この発明によれば、半導体チップを収納する半導体パッ
ケージと、例えば配線基板との接続を行うリード部材の
少なくとも半導体パッケージ内に封止される領域の表面
を凹凸状に形成したので、半導体パッケージとリード部
材との密着力を高めて、半導体パッケージとリード部材
との剥離を抑制ツるこが可能である。したがって、耐湿
性の劣化を抑制して信頼性を向上させた半導体パッケー
ジを提供することができる。
ケージと、例えば配線基板との接続を行うリード部材の
少なくとも半導体パッケージ内に封止される領域の表面
を凹凸状に形成したので、半導体パッケージとリード部
材との密着力を高めて、半導体パッケージとリード部材
との剥離を抑制ツるこが可能である。したがって、耐湿
性の劣化を抑制して信頼性を向上させた半導体パッケー
ジを提供することができる。
［発明の実施例］
以下、図面を用いて本発明の詳細な説明する。
第１図は半導体チップをフラットパッケージ内に収納す
るためのフレームを示すものである。同図において、フ
レームはベッド部１とリード部とから構成されており、
リード部は半導体チップ（図示せず）とともに樹脂等に
よりフラットパッケージ内に封止されるインナーリード
３と、フラットパッケージの外部に突出して例えば配線
基板と接続されるアウターリード（図示せず）とから構
成されている。
るためのフレームを示すものである。同図において、フ
レームはベッド部１とリード部とから構成されており、
リード部は半導体チップ（図示せず）とともに樹脂等に
よりフラットパッケージ内に封止されるインナーリード
３と、フラットパッケージの外部に突出して例えば配線
基板と接続されるアウターリード（図示せず）とから構
成されている。
ベッド部１は半導体チップを固定するための支持部材で
あり、半導体チップはベッド部１に接着剤等により固定
されている。インナーリード３の先端部分にはボンディ
ング領域５が形成されており、このボンディング領域５
は半導体チップのパッド部分に一端が接続されているボ
ンディングワイヤの他端を接続するための領域である。
あり、半導体チップはベッド部１に接着剤等により固定
されている。インナーリード３の先端部分にはボンディ
ング領域５が形成されており、このボンディング領域５
は半導体チップのパッド部分に一端が接続されているボ
ンディングワイヤの他端を接続するための領域である。
第２図はインナーリード３の先端部分の斜視図であ１す
、第３図及び第４図はその平面図であり断面図である。
、第３図及び第４図はその平面図であり断面図である。
第２図〜第４図において、ボンディング領域５の表面に
は、１０μ■程度の微細な凹凸状の表面処理加工がなさ
れている。この表面処理加工は、放電加工技術を用いる
ことにより容易にインナーリード３のボンディング領域
５だけに形成することが可能である。さらに、表面処理
加工がなされたボンディング領域５には、このボンディ
ング領域５とボンディングワイヤとの接続を良好にする
ために、例えば、ＡｕまたはＡｇ等を用いたメッキ処理
がなされている。
は、１０μ■程度の微細な凹凸状の表面処理加工がなさ
れている。この表面処理加工は、放電加工技術を用いる
ことにより容易にインナーリード３のボンディング領域
５だけに形成することが可能である。さらに、表面処理
加工がなされたボンディング領域５には、このボンディ
ング領域５とボンディングワイヤとの接続を良好にする
ために、例えば、ＡｕまたはＡｇ等を用いたメッキ処理
がなされている。
このように構成されたフレームにおいて、半導体チップ
はベッド部１に接着剤等により接着され、半導体チップ
のパッド部分とインナーリード３のボンディング領！ｔ
ｉ５とが例えばＡＵを用いたボンディングワイヤにより
接続されて、アウターリード以外のインナーリード３．
ボンディングワイヤ、半導体チップ、ベッド部１のすべ
てが樹脂等により封止されて、フラットパッケージが形
成され、半導体チップが収納される。
はベッド部１に接着剤等により接着され、半導体チップ
のパッド部分とインナーリード３のボンディング領！ｔ
ｉ５とが例えばＡＵを用いたボンディングワイヤにより
接続されて、アウターリード以外のインナーリード３．
ボンディングワイヤ、半導体チップ、ベッド部１のすべ
てが樹脂等により封止されて、フラットパッケージが形
成され、半導体チップが収納される。
このように半導体チップが樹脂等により封止され、フラ
ットパッケージ内に収納されても、インナーリード３の
ボンディング領域５には微細な凹凸状の表面処理加工が
なされているために、ボンディング領域５と樹脂との密
着力が強まることになり、例えば半田槽に浸漬されるこ
とで、フラットパッケージに加わる急激な熱ストレスに
対して、ボンディング領域５と樹脂との、剥離が減少す
ることになる。なお、ポンディグ領域５になされている
表面処理加工は微細なため、このボンディング領域５と
ボンディングワイヤとの接合強度を著しく低下させるこ
とはない。
ットパッケージ内に収納されても、インナーリード３の
ボンディング領域５には微細な凹凸状の表面処理加工が
なされているために、ボンディング領域５と樹脂との密
着力が強まることになり、例えば半田槽に浸漬されるこ
とで、フラットパッケージに加わる急激な熱ストレスに
対して、ボンディング領域５と樹脂との、剥離が減少す
ることになる。なお、ポンディグ領域５になされている
表面処理加工は微細なため、このボンディング領域５と
ボンディングワイヤとの接合強度を著しく低下させるこ
とはない。
第１図は本発明に係る半導体パッケージのフレームを示
す図であり、第２図、第３図及び第４図は第１図に示し
たフレームのインナーリードの斜視図、平面図及び断面
図であり、第５図は従来の半導体パッケージにおける水
分の浸入経路を示す図である。 く図の主要な部分を表わす符号の説明）３・・・インナ
ーリード ５・・・ボンディング領域 第１図 第２図 第３図 第４図
す図であり、第２図、第３図及び第４図は第１図に示し
たフレームのインナーリードの斜視図、平面図及び断面
図であり、第５図は従来の半導体パッケージにおける水
分の浸入経路を示す図である。 く図の主要な部分を表わす符号の説明）３・・・インナ
ーリード ５・・・ボンディング領域 第１図 第２図 第３図 第４図
Claims (2)
- （１）半導体チップを収納する少なくともパッケージ内
に封止される領域が凹凸に形成されてなるリード部材を
有することを特徴とする半導体パッケージ。 - （２）前記リード部材は、凹凸が形成される領域が微細
な凹凸状の表面処理加工で形成されていることを特徴と
する特許請求の範囲第１項に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16291785A JPS6224654A (ja) | 1985-07-25 | 1985-07-25 | 半導体パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16291785A JPS6224654A (ja) | 1985-07-25 | 1985-07-25 | 半導体パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224654A true JPS6224654A (ja) | 1987-02-02 |
Family
ID=15763684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16291785A Pending JPS6224654A (ja) | 1985-07-25 | 1985-07-25 | 半導体パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0375630U (ja) * | 1989-11-21 | 1991-07-30 | ||
| JPH05226563A (ja) * | 1992-02-10 | 1993-09-03 | Sharp Corp | リードフレーム及びその製造方法 |
| KR980012371A (ko) * | 1996-07-16 | 1998-04-30 | 사와무라 시꼬 | 반도체 집적회로에 내부리드의 무범프 접속방법 |
| CN105702656A (zh) * | 2014-12-10 | 2016-06-22 | 意法半导体私人公司 | 在引线互连点上具有镀层的集成电路器件及其形成方法 |
-
1985
- 1985-07-25 JP JP16291785A patent/JPS6224654A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0375630U (ja) * | 1989-11-21 | 1991-07-30 | ||
| JPH05226563A (ja) * | 1992-02-10 | 1993-09-03 | Sharp Corp | リードフレーム及びその製造方法 |
| KR980012371A (ko) * | 1996-07-16 | 1998-04-30 | 사와무라 시꼬 | 반도체 집적회로에 내부리드의 무범프 접속방법 |
| CN105702656A (zh) * | 2014-12-10 | 2016-06-22 | 意法半导体私人公司 | 在引线互连点上具有镀层的集成电路器件及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5223739A (en) | Plastic molded semiconductor device having waterproof cap | |
| JP3681008B2 (ja) | フラグレス半導体装置およびその製造方法 | |
| US6093960A (en) | Semiconductor package having a heat spreader capable of preventing being soldered and enhancing adhesion and electrical performance | |
| JPH02201948A (ja) | 半導体装置パッケージ | |
| JPS6224654A (ja) | 半導体パツケ−ジ | |
| US6211563B1 (en) | Semiconductor package with an improved leadframe | |
| JP2596542B2 (ja) | リードフレームおよびそれを用いた半導体装置 | |
| JPH03149865A (ja) | リードフレーム | |
| JPS634945B2 (ja) | ||
| JPS6050342B2 (ja) | 半導体装置製造用リ−ドフレ−ム | |
| KR0169893B1 (ko) | 더미리드와 히트싱크의 직접 전기적 연결 구조를 갖는 파워 패키지 | |
| KR920008359Y1 (ko) | 리드프레임 | |
| JPH04100265A (ja) | 樹脂封止型半導体装置 | |
| JPS6334281Y2 (ja) | ||
| JPH05166871A (ja) | 半導体装置 | |
| JPH0526761Y2 (ja) | ||
| JPH0358462A (ja) | 樹脂封止型半導体装置 | |
| JP2000091493A (ja) | 表面実装型半導体装置 | |
| JPS6193654A (ja) | 樹脂封止型半導体装置 | |
| JPS6175554A (ja) | 半導体装置 | |
| JPH027469Y2 (ja) | ||
| KR930009035A (ko) | 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 | |
| JPH03256352A (ja) | 半導体装置 | |
| JPH09121003A (ja) | 半導体パッケージ | |
| JPH065641A (ja) | チップキャリア型半導体装置 |