JPS62243171A

JPS62243171A - 継続的に生じるデ−タブロツクをデイスキユ−する装置

Info

Publication number: JPS62243171A
Application number: JP62087882A
Authority: JP
Inventors: レオナルド　エイ．ポーデラ; モーリス　ジー．ラモイン
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1986-04-11
Filing date: 1987-04-09
Publication date: 1987-10-23
Also published as: KR870010535A; EP0241130A2; ATE59516T1; EP0241130B1; DE3767002D1; US4775899A; EP0241130A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は多ヘツドビデオレコーダからデータを回復する
ことに関し、より詳細には、データのオーバーラツプが
有効ビデオ表示期間の間で生じるような多ヘツドレコー
ダシステムあるいは他のデータ発生源によシ回復される
データのオーバーラツプを除去するためのディスキュー
回路に関する。

（発明の概要）本発明のディスキュー処理器は第１及び第２のメモリユ
ニットを含んでおり、七ｎそれは独立したデータ書込み
制御回路及びデータ読出し制御回路を有している。書込
み制御回路は継続したデータをそれが受信されるとそれ
ぞれのメモリユニットにロードし、甑出し制御回路はデ
ータセレクタ制御回路によって決定されるよ５にデータ
をメモリユニットからデータセレクタ回路に読出す。デ
ータセレクタ制御回路は任意のデータオーバーラツプの
存在を決定し、前のデータが完全に脱出されるまでデー
タセレクタ回路によるデータの読出しを遅延し、それに
より１１続したデータをディスキューする。

（従来の技術）例えば、ヘリカル放送局用ビデオテープレコーダ（ＶＴ
Ｒ）及び未来のデジタルテープビデオレコーダ（ＤＶＴ
Ｒ）のような現在及び未来の高度技術の多ヘツドビデオ
レコーダにおいて、例えば減少し九データ速度あるいは
減少したテープ巻付は角度でビデオ信号を記録及び再生
するために多数のヘッドが使用される。−例として、１
つの可能な多ヘツド構成は１つだけのヘッドがデータを
パス期間の間に１度に記録するようにヘリカルスキャナ
装置上で１８０″′離れて位置決めされた２つのヘッド
を含んでいる。このパス期間はテープを横切る１つのヘ
ッド走査に対応し、少なくとも２つのあるいはそれ以上
のパス期間（例えば３つのパス期間）は１時間フィール
ドにおいて必要とされる。連続的なデータ記録及び再生
を与えるためには、１つのヘッドはテープのそれぞれの
トラックの記録を開始し。

前のヘッドはテープのそのトラックの記録を終了する。

記録されているデータはビデオ信号のブランキング期間
の間１つのヘッドから他のヘッドに交互にスイッチされ
、それによりこれらヘッドはそれらが継続してそれらの
トラックを走査すると有効パス期間の間に信号を記録し
。

データの連続した記録が与えられることになる。

データの記録を行なうためのヘッドのこのような交互の
使用により引き続く再生動作の間に情報のオーバーラツ
プした状態が生せしめられることになる。このオーバー
ラツプは異なったレコーダ間でのヘッドの１！＠整合に
よυ、テープの寸法の変化によりあるいは特別な再生機
能を与えるために使用される可変の再生速度の間で生ぜ
しめられることになる。オーバーラツプはマタストップ
モーションあるいはスローモーション動作モードの間で
も生じる。そのような特殊なモードにおいて動作してい
る時に静的及び動的なトラック長さ間で差があるからで
ある。

従って、第２のヘッドによって回復せしめられるデータ
がその「正しい」タイミングから時間的に進められる場
合にオーバーラツプ状態が生じ、それによシ第２のデー
タ期間の開始が前のヘッドによって発生されたデータに
対応する前のデータ期間の終了とオーバーラツプする。

このオーバーラツプ状態により、再生データは交互に連
続して１つのヘッドから１度に受けられる代りに、オー
バーラツプ期間の間２つのヘッドから同時に受けられて
しまう。

他の多ヘツド構成においては、二重書込みヘッドに２つ
の記録ギャップを含みかつ関連した二重読出しヘッドが
２つの再生ギャップを含んでいる。このようなシステム
において、データの単一の入来ストリームは２つの電子
的データ記録経路に分割され、２つの記録ギャップによ
シ同時に選択的に記録される。同様に、この時に記録さ
れたデータは２つの再生ギャップによシ、同時に再生さ
れ、ついで最初の入来データに対応する出力データ流に
再び組み立てられる。

従って、再生時に、このシステムは２つの有効な再生電
子的機能を連続して有する。もしオーバーラツプが分割
データの読出し時に継続したデータブロック間で生じる
ならば、必要な再生データの４つの有効なチャンネルが
ただ２つの電子的再生経路のために生じる。

１つのフィールドを与えるために３つのパスを取るよう
な上述した２ヘツドのシステムにおいては、１つのフィ
ールドにおいてヘッド間の３つのスイッチの内の２つは
有効ビデオ表示期間の間に生じる。有効ビデオ表示期間
の間のオーバーラツプ状態の生起は画像に可視的な妨害
を生せしめることになる。この好ましくない状況を除去
するために、従来のシステムは任意のオーバーラツプ状
態がビデオ信号のブランキング期間の間でのみ生じると
いうことを必要とする。即ちオーバーラツプの量はそれ
がブランキング期間の間にのみ生じるようにするための
寸法のみならずその生起時間に制限さｔなければならな
い。

（発明が解決しようとする問題点）本発明は、オーバーラツプが（それが生じるならば）記
録された信号を再生する時にビデオ信号のブランキング
期間の間でのみ生じるようにするために時間的に制限さ
れなければならないという要求を取シ除く。この要求の
除去は、有効表示期間の間に生じる任意のオーバー２ツ
ブが除去されるということを本発明が保障するために、
オーバーラツプが有効ビデオ期間の間に生じてしまうか
もしれないようなストップあるいはスローモーションの
よう表特殊機能が再生モードにおいてレコーダにより行
なわれることができるという点で再生処理に対して融通
性を加える。

（その問題点を解決するための手段）この目的のため、本発明は１つの再生回路を使用して多
ヘッドから交互に受けられる際にデータの処理を与える
。ディス午ニー処理回路が再生処理回路に、好ましくは
必要な多チヤンネル処理電子回路の量をできるだけ少な
くするため回路の前の方に配置される。このディスキュ
ー処理回路は独立した書込み及び読出し制御回路を有す
るそれぞれの第１及び第２のメモリを備えた第１及び第
２のメモリユニットを含んでいる。書込み制御回路がオ
フテープデータ速度でヘッドからそれぞれのメモリにデ
ータを交互にロードし読出し制御回路はデータをそれぞ
れのメモリから独立して読出して、読出しデータ基準速
度でそれぞれのデータ母線を介しデータをデータセレク
タ手段に供給する。従って、それぞれのメモリのための
書込み及び読出し制御回路は例えばテープ水平同期信号
のよりなそれぞれのデータタイミング信号に同期される
が、読出しタイさング信号にオーバーラツプを取り除く
ように検出されたオーバーラツプ状態に従って遅延され
ることができる。データセレクタ制御手段はデータがヘ
ッドによって再生される際にデータタイミングを表わす
それぞれのテープ水平信号を受けるよりに結合され、任
意のオーバーラツプは存在すればそのオーバーラツプの
量を決定し、それに対応してオーバーラツプに応じてデ
ータセレクタ手段をスイッチングする前に発生するよう
に遅延量を決定する。

（発明の作用ン従って、１つのチャンネルにおいてデータセレクタ制御
手段によシ発生される遅延はオーバーラツプが除去され
るまで他のチャンネルの読出しモードを禁止し、このよ
うにしてデータをディスキューする。

（発明の実施例）第１図において、入力ビデオ信号は入力１２を介して広
く電子回路１４に供給される。回路１４において入力ビ
デオ信号は２つの有効データ記録チャンネルに分割され
る。これらチャンネルはビデオテープレコーダ１６０２
つのそれぞれの記録ヘッドに結合される。データは記録
媒体にデータ１及びデータ２の信号の交互のブロックと
して記録される。１つの実施例として％　２つの記録チ
ャンネル及びヘッドと２つの再生チャンネル及びヘッド
とを使用するレコーダが示されているが、２以外の多数
のヘッド及びデータチャンネルが使用されうる。再生ヘ
ッドはそれぞれの再生チャンネルを介してデータ１及び
データ２の交互のブロックを読出す。これら再生チャン
ネルは制御ライン２０での種々の制御信号によシ選択的
に動作せしめられるディスキュー処理回路１８と接続す
る。オフテープ水平同期信号はタイミングライン２１に
よって表わされるように再生時に回復さｎ、それぞれの
データブロックのためのオフテープタイミング情報を与
える。ディスキュー処理器からのディスキューされた信
号は出力２４を介してビデオ出力信号を与える再生電子
回路２２に供給され、る。

本発明を記載する目的のために使用された環境は２つの
ヘッドを備えたビデオテープレコーダにより処理される
ビデオ信号のものではあるが、本発明はデータブロック
タイミング信号を供給するレコーダあるいはデータま九
はビデオが非実時間で記録されるようなレコーダのよう
な、オーバーラツプが有効データの間に生じるパス期間
を有する任意の多ヘツドレコーダと共に使用することを
意図しているということが理解されるべきである。また
、ディスキュー処理器にオーバーラツプが継続した記録
データブロック間で生じるよりな、再生多ヘツドシステ
ム以外のものによシ発生される継続的に生じるデータブ
ロックをディスキニーするために使用されてもよい。例
えば本発明はデータ電送システムにより受けられるデー
タのオーバーラツプをディスキューするために使用され
てもよい。

第２図は２ヘツドヘリカルスキヤナ構成を示す。第１の
ヘッドは第２のヘッドから１８０″′離れて配置され、
一度にただ１つのヘッドがデータを記憶している１つの
パス期間を定める。データは１８０６よシも大きな周囲
にスキャナドラム２８の回シを・巻付けられた磁気テー
プ２６に記録される。パス期間は１８０″′であり、一
般的に２つあるいはそれ以上のパス期間が１つの時間フ
ィールドにおいて必要とされる。

第３図はそｎぞれデータ１及びデータ２の継続したブロ
ックの記録の間に２つのヘッド１及び２のそれぞれ、に
対する有効パス期間を示す。

データの記録の間での多ヘッドのこの交互の使用は引き
続く再生動作モードの間での上述したオーバーラツプ状
態のための原因を生じさせる。

第４図は５０によって示されるようにヘッド１の有効デ
ータに対するオーバーラツプ期間を生ぜしめるようにヘ
ッド２の有効データがその「正しい」パスタイミングか
ら時間的に進められるようなオーバーラツプ状態の例を
示す。こ（７）ｒ正りい」即ちディスキューされたパス
タイミングが点線のデータブロック及び番号３２により
示される。

第５図は第１図に示さ九たディスキュー処理回路１８の
簡略化したブロック図を示し、これは本発明に従ってデ
ータのオーバーラツプを除去する。再生電子回路２２は
ディスキューされたデータ即ち一度にただ１つのヘッド
からデータを受けることが可能となる。ヘッド１及びヘ
ッド２からの入力データはそｎぞれデータ母線３８．４
０’ｉ介してデータ１メモリユニツト３４及びデータ２
メモリユニツト３６に供給さｎる。

データ１及びデータ２のそれぞれのタイミングを茨わす
エツジ同期信号のようなテープ水平信号（テープエツジ
１及びテープエツジ２）はりイミングライン４２．４４
を介してそれぞれのセレクタ制御回路４６のそれぞれの
部分と共にそれぞれのメモリ二二ツ）　３４．３６に供
給さｎる。

セレクタ制御回路４６＃″１′セレクタ制御器１及び２
として示される２つのほぼ同一の回路から形成されてい
る。ここにおいて、メモリユニット３４及びセレクタ制
御器１はデータ１信号を処理するための第１のチャンネ
ルを規定し、メモリユニット３６及びセレクタ制御器に
はデータに信号を処理するための第２のチャンネルを規
定する。セレクタ制御回路４６は第１図の制御ライン２
０に対応する制御ライン４８で制御信号を受け、第６及
び７図に関連してより詳細に説明するように、そｎぞれ
のライン５０．５１及び母線５２．５４を介してメモリ
ユニット３４゜３６に種々のタイミング制御信号、メモ
リアドレス信号及び書込み／読出し信号を供給する。

セレクタ制御器１及び２にライン５３によって示される
ように互いに読出し制御信号を供給する。この信号は任
意の存在するオーバーラツプを補償するために交互のチ
ャンネルに対し読出しモードの遅延の程度を決定する。

メモリユニット５４．５６に記憶されるデータ１及びデ
ータ２ばそれぞれのデータ母線５６゜５８を介して制御
ライン６２上のセレクタ制御回路４６からのスイッチ制
御信号によって示さｆ’Ｌルようにデータセレクタ（ス
イッチャ）６０に供給さｎる。このスイッチ制御信号は
オーバーラツプ状態に従って時間法めされ、従って以下
に述べるようにディスキュー処理を行なうためセレクタ
制御器１及び２によって検出される遅延の程度に対応す
る時間でデータセレクタ６０をスイッチする。データセ
レクタ６０は出力データ母線６４を介して再生電子回路
２２にディスキューされたデータ１及びデータ２を供給
する。

第６Ａ−６Ｄ図は、データが２テレビジョンライン単位
で処理さｎるような第５図のディスキュー処理回路１８
の位置構成をよシ詳細に示す。この回路は同様単一のテ
レビジョンライン単位でデータを処理することに容易に
適用可能である。第６Ａ　、　６　Ｂ及び６０図はヘッ
ド１からの入力データ１を処理するためメモリユニット
５４に制御及びアドレス情報を与えるセレクタ制御回路
４６の第１のチャンネル即ちセレクタ制御器１？示す。

第６Ｄ図はこの第１のチャンネルのセレクタ制御器１と
関連したメモリユニット３４をより詳細に示す。第６Ｄ
図にまたヘッド２から入力データ２を受けるため第２の
チャンネルをセレクタ制御器２及びメモリュニツ）３６
１示す点線のブロックを含んでおル。

この第２のチャンネルの関連した入力及び出力信号を示
す。セレクタ制御器２及びメモリユニット３６は、セレ
クタ制御回路の第２のチャンネルは第６Ａ−６Ｃ図に示
される第１のチャンネルのものと実質的に同一であるた
め、他方メモリユニット３６が第６Ｄ図に示さｎるメモ
リユニット３４と同一である丸め、記載を容易にするよ
うに点線のブロックとして示さｎている。

第６Ａ図において、開始１信号はライン７２）を介して
書込み制御回路７０に供給され、こｎは制御ライン４８
に供給されるように第５図において示される３つの制御
信号の１つである。

ライン４８の第２の制御信号はライン７６を介して書込
み制御回路７０のバスカウンタ７４に供給さｎるパス信
号である。このパス信号はどれくらい多くのラインをバ
スカウンタ７４がカウントすべきか、即ちパス期間が８
７あるいは８８のラインを含むかどうかを指示する。Ｎ
ＴＳＣカラーテレビジョン規準において、５２５本の水
平ラインは６つのパス期間に分割さｎ。

その内３つのパスは８７本のラインで他の３つは８８本
のラインである。従って、どのパス期間が期待されるか
についての情報を与えることが必要で、こｎはライン７
６を介してチャンネル１（第６Ａ図）及びチャンネル２
（第６Ｄ図）の両者に供給されるパス信号によって与え
られる。ＰＡＬカラーテレビジョン規準において鉱。

６２５本の水平ラインは同様にそれぞｎ選択さｎた数の
ラインの選択された数のパス期間に分割され、パス信号
はそｎぞれのパス期間に割り当てられたライン数を識別
する。開始１信号はデータが入力母線３８で利用可能で
ある時にデータ１の全体の書込みサイクルの開始を行な
わせ、これはマルチバイブレータ７８に与えられる。マ
ルチバイブレータ７８はシュミットトリガ−人力とＱバ
ー出力とを有しており、Ｑバー出力はカウンタ７４のロ
ード入力に供給される開始信号を与える。マルチバイブ
レータ７ＢのＱ出力はＤ形フリップフロップ８０のクロ
ック入力に接続され、パス信号はそのＤ入力に与えられ
る。フリップフロップ８０のＱバー出力はパスカウンタ
７４の八人力に接続され、パスカウンタ７４Ｆｆ：、ハ
ス期間が８７あるいは８８本のラインであるかどうかを
示す活性化信号をそのＱＤ比出力ら供給する。この活性
化信号はカウンタ７４のカクントダクン入力に戻される
。

マルチバイブレータ７８からの開始信号はまた第６Ｂ図
のＤ形フリップフロップ８２のクリア入力とＤ形フリッ
プフロップ８４のプリセット入力とに与えられる。フリ
ップフロップ８２のＤ入力はライン４２を介してデータ
１タイミングを表わしかつ第５図に関連して上述したテ
ープＨ１１受け、他方オフテープクロックＰＡ１はライ
ン８６を介してフリップフロップ８２゜８４のクロック
入力に供給される。このＰＡ１信号は第６Ｄ及び７図に
関連して以下に述べられるようにメモリユニット３４に
供給さｎるオフテープ情報から与えられ、データ１と等
価なりロックである。フリップフロップ８２のＱ出力は
第６Ｃ図のＡＮＤゲート８８にデータロード信号を供給
する。このゲートは書込みアドレス発生器９０の２進カ
ウンタ８９のロード入力に誉込みロード信号を供給する
。書込みアドレス発生器９０はメモリユニット３４に書
込みアドレスを供給する。書込みロード信号はまた第６
Ｃ図の書込み対読出し変換回路９４のシュミットトリガ
マルチバイブレータ９２の入力に供給される。クリップ
フロップ８４のＱ出力はマルチバイブレータ９２の禁止
入力に接続さｎる。

マルチバイブレータ９２のＱ出力はパスカウンタ７４の
ためのクロックを与える。ＰＡ１信号はまた２進カウン
タ８９のクロック入力に与えられる。２進カウンタａ９
のＱ出力は第５図の母線５２に対応する書込み位置アド
レス母線９６に書込み位置アドレス信号を規定するデジ
タル語（１０ビツト）を供給する。このデジタル語の５
つの最小有意ピッ）（ＬＳＢ）は第６Ｂ図のＡＮＤゲー
ト９８を介して７リツプフロツプ８４のＤ入力に供給さ
れる。２進カウンタ８９の最後のビット位置（ＱＣ）は
テープＨ１信号が２イン４２に生じていない時に２進カ
ウンタ８９が書込みアドレスを連続して発生するように
するフライホイールロード信号としてＡＮＤゲート８８
の入力の１つにフィードバックされる。

曹込み対読出し変換回路９４はまたＤ形フリップフロッ
プ１００を含んでおり、そのＤ入力はパスカウンタ７４
から活性化信号を受けるように接続さｎる。フリップフ
ロップ１００はマルチバイブレータ９２のＱパー出力か
らの新ブロツク信号によシフロッキングされる。この新
ブロツク信号はまたＮＡＮＤゲート１０２に供給され、
このゲート１０２の出力は第５図に関連して上述したラ
イン５０に対応するライ／１０４に新書込み１信号を与
える。これは入力データ１をメモリユニット３４にロー
ドするために書込みプロセスを行なわせる。フリップフ
ロップ１００のＱ出力はＧＱ傷信号ＡＮＤゲート１０６
に供給する。ゲート１０６の他の入力は第６Ａ、ＡＤ図
からのライン１０８ｔ−介して最終ラインホールドオフ
　（ＬＨ２）信号を受ける。

このＬＨ２信号はデータ２チヤンネル（第６Ｄ図）のセ
レクタ制御器２によシ発生さｆＬ、第２のチャンネルが
以下に伸びるようにその読出しモードを終えるまで書込
み対読出し変換回路９４の動作によシ第１のチャンネル
による読出しを禁止する。ＡＮＤゲー）　１０６．は第
６Ａ　、　６０図からのライン１１２ｔ−介してクロッ
クＲＣ２によってクロッキングされるＤ形フリツプフロ
ツブ１１０のＤ入力に結合される。フリップフロップ１
１０のＱ出力は同様第５図のライン５０に対応するライ
ン１１４に新説出し１信号を与える。読出し対書込み変
換回路９４はマルチバイブレータ９２からの新ブロツク
信号によシ書込まれるべき２つのラインの第１のオフテ
ープＨ信号を受け、読出しモードを可能化すべきかどう
かを決定する。読出し機能が開始されるべきである時に
は、フリップフロップ１００の状態はマルチバイブレー
タ９２のＱバー出力により変化せしめられ、これによシ
現在の書込みモードの終了が過ぎて新説出し１信号が必
要とさｎることを指示するようにＡＮＤゲート１０６の
入力Ｇｏ倍信号設定される。変換回路９４はついでＬＨ
２信号の論理状態によって指示されるように待機する。

これにチャンネル２の読出しモードが終了せしめられた
ということを指示し、その時にはＡＮＤゲート１０６は
読出しモードを可能化するように解放される。第６Ａ図
の絖出し完了信号はフリップフロップ１１０をクリアし
て現在の読出しサイクルが終了するまでそれが新説出し
１信号をすぐには発生しないように無能化する。これに
よシ第１のチャンネルを読出しモードにしてデータ１が
メモリユニット３４から読出されるよりにする。

同時に、データセレクタ回路６０（第５及び６Ｄ図）は
チャンネル１にスイッチされ、以下に詳細に述べるよう
にライン１１４での新説出し１信号に応じてメモリユニ
ット３４から読出されているデータ１をそれが供給する
ことを可能とする。

新説出し１信号はまた第６Ａ図の読出し停止１制御回路
１１８のＤ形フリップフロップ１１６をクロッキングす
る。フリップフロップ１１０のＱバー出力はまた回路１
１８のＤ形フリップ７０ツブ１２０のプリセット入力に
かつまた第６Ｂ図の読出し制御回路１２４のラッチ１２
２の７Ｄ入力に読出しロード信号として供給される。フ
リップフロップ１２０のＱ出力は第６Ｃ図０ＮＡＮＤゲ
ート１０２の第２の入力に否応信号を供給し、更にツリ
ツブフロップ１００ｉプリセツトする。この否応信号は
８７のパスが処理されておシかつ書込みモードを終了し
てチャンネルを読出し可能なように解放することを指示
する。

第６Ａ図の７リツプフロツプ１１６はそのＤ入力でパス
カウンタ７４から活性化信号を受け。

′そのＱバー出力はＤ形フリップフロップ１２６のＤ入
力に接続されている。フリップフロップ１２６のＱ出力
はＮＡＮＤゲート１２８とＤ形フリップフロップ１３０
のＤ入力とフリップフロップ１２０のクロック入力とに
与えられる。

曹込み制御回路７０のフリップフロップ８０のＱ出力は
ＮＡＮＤゲート１２８の他の入力とに与えられると共に
否応信号を発生させるように７リツプフロツプ１２０の
Ｄ入力に与えられる。

ＮＡＮＤゲート１２８は８８本のラインのパスを表わす
８８停止信号を７リツプフロツプ１３０のプリセット入
力に供給する。フリップ７０ツブ１１６のＱバー出力は
クリップ７０ツブ１３０をクリアしかつまたＮＡＮＤゲ
ート１３２に供給さｎる。フリッププロップ１３０のＱ
バー出力はプリップフロップ１２６をクリアしかつまた
ＮＡＮＤゲート１３２の他方の入力に供給される。ＮＡ
ＮＤゲート１３２の出力は最終ラインホールドオフ（Ｌ
Ｈｌ）信号であシ、これは第６Ｃ図のライン１３４を介
して第２のチャンネルのセレクタ制御器２に供給されか
つ上述さｎまた第６Ｄ図に関連して後に述べるように第
１のチャンネルのメモリユニット３４の読出しモードの
完了まで第２のチャンネルの読出しモードを禁止する。

従って、第１のチャンネルのライン１５４のＬＨ１信号
はライン１０８の上述したＬＨ２信号が第１のチャンネ
ルに対して行なったと同じ禁止機能を第２のチャンネル
に対して行なう。従って、第２のチャンネルデータと読
出さ几ている第１のチャンネルデータとの間のオーバー
ラツプの場合に、ＬＨ１信号は第１のチャンネルがメモ
リユニット３４からデータ１を読出すことを完了するま
で第２のチャンネルが読出しモードに入らないように禁
止する。読出し停止制御回路１１８によシ書込み対読出
し変換回路９４に供給されるＬ）１１論理状態の変化の
時のみ第２のチャンネルは読出しを開始するようにさｎ
る。従って、前のブロックが終了せしめられるまで次の
データブロックが読出され得ないため継続したデータブ
ロック間の任意のオーバーラツプは除去される。読出し
停止制御回路１１８はＬＨｌ　（あるいはＬＨ２）信号
の発生の前に読出しモードが８７あるいは８８本のライ
ンを読出さなければならないかどうかを決定する。

７リツプフロツプ１５０のＱ出力は第６Ｃ図のライン１
３６でメモリユニット３４にメモリ選択論理信号Ｍ８１
を供給しかつインバータ１４０を介してライン１５８で
メモリユニット３６にＭ８２反転論理論理上供給する。

これらＭＳｌ、Ｍ８２信号は上述したデータセレクタ回
路６０に供給され、ディスキュー処理回路１８からの出
力のためデータ１あるいはデータ２のいずれかを選択さ
せる。７リツプ７０ツブ１３０のＱパー出力はまた第６
Ｂ図の読出し制御回路１２４のＮＡＮＤゲート１４２に
与えられる。

ラッチ１２２は７リツプ７０ツブ１２６のクロック入力
と他のラッチ１４６の１Ｄ入力とにＱ８の読出し生信号
を供給する。ラッチ１４６は第６Ｄ図からのライン１１
２のＲＣ２クロックによりクロッキングさｎ、上述した
読出し完了信号を書込み対読出し変換回路９４の７リツ
ププロツプ１１０のクリア入力に供給して現在の読出し
サイクルが完了せしめられるまで他の読出しサイクルを
禁止させる。ＲＣ２クロックはまた２進カウンタ１４８
のクロック入力ならびに読出し制御回路１２４のラッテ
１２２に与えられる。ラッチ１２２はまたＱ１出力信号
即ち第２クロツクを７リツプフロツプ１３０のクロック
入力とクワッドＮＡＮＤゲート１５０の１つの入力とに
与える。ＮＡＮＤゲート１５０の他の入力にはラッチ１
２２のＱ６出力によシ第２Ｈ信号が供給さｎｌこの第２
Ｈ信号はまたＮＡＮＤゲート１５２に供給される。ＮＡ
ＮＤゲー）１５２の他の入力はラッチ１２２のＱ７出力
からの第１Ｈ信号を受け、ＮＡＮＤゲート１４２の第２
の入力に出力を供給する。ＮＡＮＤゲート１５４はＮＡ
ＮＤゲート１４２の出力と第６Ａ　、６Ｄ図に示される
ような第２のチャンネルのセレクタ制御器２から供給さ
れるライン１５６でのＨ２信号とを受ける。ついで、Ｎ
ＡＮＤゲート１５４はインバータ１５８及びライン１４
（ｌを介してデータＨ信号（第６Ｃ図）を供給する。ラ
イン１６０は引き続く再生信号処理電子回路に伸び、デ
ータセレクタ６０からのデータ出力母線６４でのディス
キューされたデータに時間的に関連し九対応するシステ
ム関連タイミング信号を与える。図から明らかなように
、読出し制御回路１２４は一時にただ１つのデータライ
ンを受は入れることができる再生電子回路２２に使用さ
れる下流のメモリ構成のために主として含まれている。

従って、読出し制御回路１２４にライン１６０４Ｃ下流
でタイミング信号即ちデータＨ信号を供給する間に２つ
のデータライン間で読出しアドレス発生器１６２を遅延
する。従って、読出し制御回路１２４は本発明にとって
重要ではない。

書込みアドレス発生器９０と同様の第６Ｃ図の読出しア
ドレス発生器１６２は２進カワンタ１６５を含んでおり
、これはそのＰ入力でＮＡＮＤゲート１５０から選択さ
れた遅延信号を受けかつ第６に、６Ｄ図のライン１６４
のクロックＢｅ１によシフロッキングされる。２進カク
ンタ１６３のロード入力にはフリップフロップ１１０の
Ｑバー出力に対応する読出しロード信号が・供給される
。読出しアドレス発生器１６２は第５図の母線５２に対
応する読出し１アドレス母線１６６を介して第１のチャ
ンネルのメモリユニット３４に読出し１アドレス信号に
対応するデジタル語を供給する。２進カクンタ１６２の
最終位ｆｌＱｃはそのＴ入力にフィードバックされると
共に、２進カワンタ１４８のロード入力ならびに第６Ｂ
図のインバータを介してラツチ１２２の８Ｄ入力に供給
される。

第６Ｄ図には、第１のチャンネルのメモリユニット３４
がセレクタ制御器１から及び外部源からそれへの種々の
入力と共に示さｎている。

更に、関連した第２のチャンネルのセレクタ制御器２及
びメモリユニット３６が点線のブロックで示さｎ、第２
のチャンネルに対する相補的な入力信号が示されている
。第６Ｃ図に示されたセレクタ制御器１の出力は第６Ｄ
図に示されるようなメモリユニット３４に供給される。

より詳細には、そｎぞれライン１０４，１１４の新書込
み１及び新読出し１信号はメモリ１制御回路１７０に供
給さｎる。データクロツク１信号ハ第５図のライン４２
に示された入力データ１に関連したオフテープ水平旧号
に対応し、ライン１７４を介して回路１７０に供給され
る。母線９６．１６６での書込み１アドレス及び読出し
１アドレス信号は母線１８０ｔ−介してメモリ１７８に
アドレスを供給するアドレス選択１回路１７６に供給さ
れる。第６Ｃ図のデータＨ信号はライン１６０を介して
引き続く再生電子回路に供給さｎて、引き続くディスキ
ューされたデータブロックを受ける引き続くメモリのた
めの下流のシステムタイミングを与える。ライン１３６
゜１３８でのＭＳｌ及びＭＳ２信号は上述したデータセ
レクタ回路６０に供給され、読出し処理の間にそｎぞれ
第１のチャンネルのデータ１及び館２のチャンネルのデ
ータ２の選択を与える。

読出し処理のための２　Ｆ　ｓｃクロック信号ハシステ
ムタイミング（図示せず）からのライン１８４ｔ−介し
てクロック発生器１８２に供給される。クロック発生器
１８２は一連のインバータを含んでおり、こｎらはディ
スキュー処理回路１８の要素によって使用さｎる種々の
クロックと生じさせる。即ち、１対のクロックはクロッ
クライン１８６，１９２ｔ−介してメモリ１７８及びデ
ータセレクタ回路６０の通常の出力ラッチにそれぞれ供
給され、ＲＩＣＩ及びＲ，Ｃ２クロックは第１のチャン
ネルのセレクタ制御器１のそれぞれの要素にライン１６
４．１１２１に介して供給される。ＲＯＭ及びＲＣ４ク
ロックはライン１８８，１９０を介して第２のチャンネ
ルのセレクタ制御器２に供給され、これらはセレクタ制
御器１の′ＦＬＣ１及びＲ，Ｃ２クロックに機能的に対
応する。ライン１８６でのクロックに類似するライン１
９２での１対のクロックはメモリユニット３６のメモリ
１７９の通常の出力ラッチ及びデータセレクタ回路６０
に供給さｎてこれら回路をクロッキングする。

セレクタ回路２に第５及び６Ａ図に示されるようにセレ
クタ制御器１が受けるのと同じ入力信号を本質的に受け
ることが明らかである。従って、第６Ｄ図において、開
始２信号にライン１９４に供給さｎて第２のチャンネル
の書込みモードを開始させ、第６Ａ図の同一のバス信号
のライン７６を介してセレクタ制御器２に供給される。

第５図のライン４４でのテープＨ２信号は必要なデータ
２信号タイミング情報を供給する。第６Ａ図のセレクタ
制御器１の入力に供給さｎるライン１５６のＨ２信号は
第６Ｄ図のセレクタ制御器２によって供給され、上述し
たＮＡＮＤゲート１４２の出力において読出し制御回路
１２４によ多発生さｎるデータＨ信号に機能的に対応す
る。Ｈ２信号はセレクタ制御器２によって発生さｎるよ
うなデータタイミングに関連′する一層の処理のために
必要なタイミング信号である。ライン１０８での第６Ａ
図のセレクタ制御器１に供給されるＬＨ２信号はセレク
タ制御器２の読出し停止制御回路（回路１１８に対応す
る）により発生さｎ、ライン１３４で第６Ａ、６０図の
セレクタ制御器１によって発生されるＬＨ１信号に機能
的に対応し、かつこれは第６Ｄ図のセレクタ制御器セの
入力にフィードバックさｎる。第６Ｄ図のライン１９６
でのオフテープクロックＴＢ１はセレクタ制御器１のラ
イン８６でのＴＡ１信号に対応し、メモリユニット３４
の九めの制御回路１７０に対応するメモリユニット３６
のためのメモリ制御回路（図示せず）によって発生さｎ
る。ＴＢ１信号ニ２イン１９６でセレクタ制御器２に供
給される。メモリユニット３４の第７図のライン１７４
でのデータクロツク１信号に機能的に対応するデータク
ロツク２信号はライン１９８を介してメモリユニット３
６に供給される。入力データ２にに第５図の上述した入
力データ母線４０を介してメモリユニット３６０メモリ
１７９に供給される。データ２信号はメモリ１７８から
のそｎぞれのデータ母線５６でのデータ１信号と共にデ
ータ母線５８を介してデータセレクタ回路６０にメモリ
１７９から供給される。ディスキューさｎたデータ信号
はＭＳｌ及びＭＳ２信号に応じてデータ出力母線６４で
データセレクタ回路６０から供給される。

第７図はメモリ制御回路１７０の１つの構成を示す。第
２のチャンネルのメモリ制御器２回路は同様のものであ
る。新書込み１信号はライン１０４によシ÷３カクンタ
２００のクロック入力に供給さｎる。そのカウンタ２０
０のＱＡ。

ＱＢ比出力デコーダ２０２の１Ａ、１Ｂ入力に供給され
る。ライン１１４での新説出し１信号はラッチ２０４と
して働く１対のＤ形７リツプフロツプをクロッキングす
る。ラッテ２０４のＤ入力はカウンタ２００のＱ出力に
接続さｎる。

ラッチ２０４のＱ出力はデコーダ２０２の２Ａ。

２Ｂ入力に接続される。デコーダ２０２は第６Ｄ図に示
されるようにメモリ１７８にそｎ（ｊｆＬのライン２０
６，２０８での読出し選択及び書込み選択信号を供給す
る。３つの書込み選択（ＷＡ　、　ＷＢ　、ＷＣ）及び
３つの読出し選択（ＥＬＩ　、Ｒ２）Ｒ３）信号は２ラ
インの能力の３つのメモリを含む使用さｎｆｃ％定のメ
モリ構成のためにここに示されている。各メモリにデコ
ーダ２０２によってデコードさｎるように逐次的に選択
され、３つの対応する書込み選択信号がデータを３つの
メモリに逐次的にロードするために供給され、かつ３つ
の読出し選択信号が記憶されたデータを逐次的に読出す
ために供給さｎる。従って、メモ１Ｊ１７８ｔ−形成す
る３つのメモリへの入力は新説出し１信号によシ逐次的
に読出さｎる間に新書込み１信号によシ逐次的にロード
される。

回路１７０はまた一連のインバータ２０９に供給される
ライン１７４のデータクロツク１信号をも受け、ライン
８６にＴＡ１信号を供給し。

かつライン２１０に１対のメモリクロックを供給する。

メモリ１７８を書込み可能化するための書込み信号はラ
イン２１６、ラッチ２１２及びマルチバイブレータ２１
４を介して第６Ｄ図のアドレス選択１回路１７６に供給
される。

【図面の簡単な説明】

第１図は多ヘツドレコーダ装置と共に使用さｎるような
本発明の簡略化したブロック図である。第２図は第１図のシステムにおいて典型的に使用さｎる
多ヘツドスキャナ構成の簡略化した回路図である。第３図は第２図の２つのヘッドによって記録さｎるデー
タの記録モード有効パスタイミングを示す図である。第４図はオーバーラツプして再生される時に例えば第３
図のデータの再生モード有効バスタイミングを示す図で
ある。第５図は第１図に示さｎた本発明のディスキュー処理回
路のブロック図である。第６Ａ−６Ｄ図に第５図のディスキュー処理回路の構成
を示す回路図を分断したものである。第７図は第６Ｄ図のメモリユニットのためのメモリ制御
回路の回路図である。図で、３４はメモリユニット１．３６はメモリユニット
２．４６はセレクタ制御器、６０はデータセレクタを示
す。

Claims

【特許請求の範囲】

（１）時間的なオーバーラップが第１のデータブロック
の終了と第２のデータブロックの開始との間で生じるよ
うな継続的に生じるデータブロックをディスキューする
装置において、メモリ読出し制御信号とそれに独立した
メモリ書込み制御信号とを供給するための手段と、上記
第１及び第２のデータブロックを受けるように結合され
て上記書込み制御信号に応じて継続したデータブロック
を交互に記憶するためのメモリ手段と、上記継続したデ
ータブロック間のオーバーラップの生起を決定しかつ任
意のオーバーラップに対応する遅延時間期間の間上記読
出し制御信号が上記メモリ手段から上記第２のデータブ
ロックを読出すことを禁止するためのデータ制御手段と
を具備したことを特徴とする上記装置。
（２）特許請求の範囲第１項記載の装置において、上記
交互に記憶されたデータブロックのタイミングを表わす
オフテープタイミング信号を供給するための手段を含ん
でおり、上記データ制御手段は上記読出し制御信号によ
る上記第１の記憶されたデータブロックの読出しを可能
化し、その後に上記遅延時間期間の終了で上記第２の記
憶されたデータブロックの読出しを可能化することを特
徴とする上記装置。
（３）特許請求の範囲第２項記載の装置において、上記
メモリ手段は上記書込み制御信号に応じてそれぞれ上記
第１及び第２のデータブロックを交互に記憶するため第
１及び第２のメモリを含んでおり、上記データ制御手段
は上記オフテープタイミング信号を受けてそれから任意
のデータブロックオーバーラップを決定するための第１
及び第２のデータセレクタ制御回路を含んだことを特徴
とする上記装置。
（４）特許請求の範囲第３項記載の装置において、上記
第１及び第２のデータセレクタ制御回路は、各データブ
ロックの水平テレビジョンラインの数を表わす活性化信
号を供給するためのパス回路手段と、上記活性化信号に
応じてメモリからのデータの読出しを更に禁止するため
上記パス回路手段に応じる手段とを含んだことを特徴と
する上記装置。
（５）特許請求の範囲第４項記載の装置において、上記
第１及び第２のデータセレクタ制御回路は、上記オフテ
ープタイミング信号及び上記活性化信号を受けかつこれ
ら受けた両信号に応じてメモリからのデータの読出しを
可能化するための書込み対読出し変換回路手段とを含ん
だことを特徴とする上記装置。
（６）継続的に生じる第１及び第２のデータ信号をディ
スキューする装置において、上記第１のデータ信号を記
憶するための第１のメモリ手段と、上記第２のデータ信
号を記憶するための第２のメモリ手段と、上記第１のデ
ータ信号に関する上記第２のデータ信号の生起間の任意
の時間的オーバーラップを表わす遅延されたスイッチン
グ信号を発生するためのデータセレクタ制御手段と、上
記データセレクタ制御手段に結合されて上記第１のメモ
リ手段から上記第１のデータ信号を選択しついで上記遅
延されたスイッチング信号に応じて上記第２のメモリ手
段から上記第２のデータ信号を選択するデータセレクタ
手段とを具備したことを特徴とする上記装置。
（７）特許請求の範囲第６項記載の装置において、上記
データセレクタ制御手段は上記記憶された第１及び第２
のデータ信号間の任意のオーバーラップを表わすオフテ
ープタイミング信号を供給するための手段と、上記オフ
テープタイミング信号を受けて上記データ信号間の任意
のオーバーラップの程度に応じて上記遅延されたスイッ
チング信号を発生するための読出し制御手段とを含んだ
ことを特徴とする上記装置。
（８）特許請求の範囲第７項記載の装置において、上記
読出し制御手段は上記データセレクタ制御手段内に一体
的に設けられそれぞれ第１の読出し可能化信号を上記第
２のデータ信号の読出しのために供給しかつ第２の読出
し可能化信号を上記第１のデータ信号の読出しのために
供給する第１及び第２の回路を含んでおり、上記第１及
び第２の読出し可能化信号はオーバーラップの場合に上
記遅延されたスイッチング信号に更に応じることを特徴
とする上記装置。
（９）特許請求の範囲第６項記載の装置において、上記
第１及び第２のメモリ手段はそれぞれの書込み可能化回
路を含みかつこれら書込み可能化回路と独立したそれぞ
れの読出し可能化回路を含んでおり、上記データセレク
タ制御手段はそれぞれ上記第１及び第２の書込み及び読
出し可能化回路に選択された制御信号を供給するための
第１及び第２のセレクタ制御回路を含んだことを特徴と
する上記装置。
（１０）継続した第１及び第２のデータブロックをディ
スキューする回路において、上記第１のデータブロック
を記憶するための第１のメモリ手段と、上記第２のデー
タブロックを記憶するための第２のメモリ手段と、上記
第１及び第２のメモリ手段に結合され上記第１のデータ
ブロックの終了と上記第２のデータブロックの開始を決
定するためのデータセレクタ制御手段と、上記データセ
レクタ制御手段に結合されて、上記データセレクタ制御
手段が上記第１のデータブロックの終了を決定した後の
みに上記第２のメモリ手段からの上記第２のデータブロ
ックの読出しを選択するためのデータセレクタ手段とを
具備したことを特徴とする上記装置。
（１１）それぞれの多数の再生ヘッドによつてそれぞれ
のデータブロックタイミング信号と共に回復される継続
したデータブロックをディスキューする装置において、
上記データブロックは上記ヘッドのそれぞれのパスに対
応する選択された数のテレビジョンラインを含んでおり
、時間的なオーバーラップが回復されている継続したデ
ータブロック間に生じるようになつており、上記装置は
、第１のデータブロックを記憶するための第１のメモリ
ユニットと、第２のデータブロックを記憶するための第
２のメモリユニットと、上記第１のメモリユニットに結
合されて上記第１のデータブロックをそのタイミング信
号に応じてロードするための第１のセレクタ制御回路と
、上記第２のメモリユニットに結合されて上記第２のデ
ータブロックをそのタイミング信号に応じてロードする
ための第２のセレクタ制御回路とを具備しており、上記
第１及び第２のセレクタ制御回路は上記第１及び第２の
記憶されたデータブロック間の任意のオーバーラップを
決定するためのそれぞれの第１及び第２の回路手段を含
んでおり、上記第１及び第２のメモリユニットに結合さ
れてそれからそれぞれのデータブロックを上記第１及び
第２の回路手段に応じて選択するためのデータセレクタ
手段を更に設けたことを特徴とする上記装置。