JPS62219959A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS62219959A JPS62219959A JP61062846A JP6284686A JPS62219959A JP S62219959 A JPS62219959 A JP S62219959A JP 61062846 A JP61062846 A JP 61062846A JP 6284686 A JP6284686 A JP 6284686A JP S62219959 A JPS62219959 A JP S62219959A
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- JP
- Japan
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- capacitor
- output
- potential
- vss
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- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 230000001629 suppression Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000001771 impaired effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000881 depressing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ集積回路、特にプロセッサなどのＭ Ｏ
Ｓ ３９理ＩＣの出カバソファに関する。
Ｓ ３９理ＩＣの出カバソファに関する。
半導体集積回路は半導体チップ内に多数の人出カバッフ
ァ等を構成しており、そしてこれらのバッファ等は電源
Ｖ ｃｃ、 Ｖ ｓｓ間に接続している。第１図はプ
ロセッサのＶｓｓ配線部分の一例を示し、１０は半導体
チップ、１２はＶｓｓ配線である。１４はアドレスデー
タバッファ又はその出力端子で、ＣＬはその負荷容量で
ある。このプロセッサは端子１４を時分割してアドレス
用にもデータ用にも使用する。１６はアドレスラッチイ
ネーブル（ＡＬＥ）信号の出カバソファであり、１８は
Ｖｓｓ電源端子である＊Ｖｓｓ配線１２はこのＶｓｓ端
子１８を通して外部（プリント基板）のＶｓｓ線に接続
され、バッファ１４．１６等にＶｓｓ電位（電源低電位
、例えばＯ電位）を与える。
ァ等を構成しており、そしてこれらのバッファ等は電源
Ｖ ｃｃ、 Ｖ ｓｓ間に接続している。第１図はプ
ロセッサのＶｓｓ配線部分の一例を示し、１０は半導体
チップ、１２はＶｓｓ配線である。１４はアドレスデー
タバッファ又はその出力端子で、ＣＬはその負荷容量で
ある。このプロセッサは端子１４を時分割してアドレス
用にもデータ用にも使用する。１６はアドレスラッチイ
ネーブル（ＡＬＥ）信号の出カバソファであり、１８は
Ｖｓｓ電源端子である＊Ｖｓｓ配線１２はこのＶｓｓ端
子１８を通して外部（プリント基板）のＶｓｓ線に接続
され、バッファ１４．１６等にＶｓｓ電位（電源低電位
、例えばＯ電位）を与える。
ところでアドレスなどはＦＦ・・・・・・を出していて
次はＯＯ・・・、・・・を出すなどの変化をすることが
ある。
次はＯＯ・・・、・・・を出すなどの変化をすることが
ある。
この場合、ＦＦ・・・・・・つまりオールＨ（ハイ）で
充電されていた負荷容量ＣＬ、 ＣＬ、・・・・・・は
オール０で一斉に放電することになり、これはＶｓｓ配
線１２、端子１８、等を通って図示しない電源低電位端
へ流れるので、配線抵抗等によりＶｓｓ線１２の電位上
昇をもたらす。この放電電流は８００ｍＡ〜ＩＡにも及
ぶことがあり、そして抵抗はＶｓｓ線１２の抵抗ｒ ＋
＋ ｒ ２１ ｒ ３ ＋・・・・・・、パッケ
ージとチップ間で行なわれるボンディングの抵抗ＲＢ。
充電されていた負荷容量ＣＬ、 ＣＬ、・・・・・・は
オール０で一斉に放電することになり、これはＶｓｓ配
線１２、端子１８、等を通って図示しない電源低電位端
へ流れるので、配線抵抗等によりＶｓｓ線１２の電位上
昇をもたらす。この放電電流は８００ｍＡ〜ＩＡにも及
ぶことがあり、そして抵抗はＶｓｓ線１２の抵抗ｒ ＋
＋ ｒ ２１ ｒ ３ ＋・・・・・・、パッケ
ージとチップ間で行なわれるボンディングの抵抗ＲＢ。
パッケージ内配線の抵抗Ｒｐ、パッケージ外部の抵抗Ｒ
ｏなど各種あるので、Ｖｓｓ線１２の電位上昇はかなり
なものになる。
ｏなど各種あるので、Ｖｓｓ線１２の電位上昇はかなり
なものになる。
Ｖｓｓ線に電位上昇があると、Ｈレベルの入力信号がＬ
レベルと判定されたりする誤動作が生じる恐れがある。
レベルと判定されたりする誤動作が生じる恐れがある。
また第５図に示すようにバッファ１６のＡＬＥ出力の立
下りでアドレスラッチが行なわれ、このサイクルＴＩに
続くサイクルＴ２．Ｔ３゜Ｔ４ではデータ入出力が行な
われるが、負荷容量ＣＬの放電でＶＳ３線に電位上昇（
グリッチ）があると、その立上りで再びアドレスのラッ
チが行なわれ、誤動作を生じる恐れがある。
下りでアドレスラッチが行なわれ、このサイクルＴＩに
続くサイクルＴ２．Ｔ３゜Ｔ４ではデータ入出力が行な
われるが、負荷容量ＣＬの放電でＶＳ３線に電位上昇（
グリッチ）があると、その立上りで再びアドレスのラッ
チが行なわれ、誤動作を生じる恐れがある。
本発明はか−る点を改善し、出カバソファが一斉にＨか
らＬへの変化を行なってもＶｓｓ線電位の過度の上昇、
回路誤動作が生じないようにしようとするものである。
らＬへの変化を行なってもＶｓｓ線電位の過度の上昇、
回路誤動作が生じないようにしようとするものである。
本発明は、電源Ｖｃｃ線とＶｓｓ線との間に接続され、
出力端を出力端子へ接続した多数の出力バッファを備え
るＭＯ５＠積回路において、該出力端子と、出力バッフ
ァの出力段のＶ ５５（１１ＪＭ ＯＳ ）ランジスタ
のゲート又は駆動段のＶ ｃｃｌｌＪＭ ＯＳ ）ラン
ジスタのゲートとの間に接続されて、該出力段のＶ ５
ｓｌｌＪ Ｍ ＯＳ ）ランジスタの急激なターンオン
を抑える負帰還用コンデンサを設けたことを特徴とする
ものである。
出力端を出力端子へ接続した多数の出力バッファを備え
るＭＯ５＠積回路において、該出力端子と、出力バッフ
ァの出力段のＶ ５５（１１ＪＭ ＯＳ ）ランジスタ
のゲート又は駆動段のＶ ｃｃｌｌＪＭ ＯＳ ）ラン
ジスタのゲートとの間に接続されて、該出力段のＶ ５
ｓｌｌＪ Ｍ ＯＳ ）ランジスタの急激なターンオン
を抑える負帰還用コンデンサを設けたことを特徴とする
ものである。
この構成によれば、コンデンサによる負帰還という簡単
な手段でＶｓｓ線に生じるグリッチを低減でき、しかも
出力ディレィ、出力フォールタイムを損ねることが少な
い利点が得られる。
な手段でＶｓｓ線に生じるグリッチを低減でき、しかも
出力ディレィ、出力フォールタイムを損ねることが少な
い利点が得られる。
第１図および第２図は本発明の実施例を示す。
Ｑｌ、Ｃ２は出力バッファの出力段ＭＯｓトランジスタ
、Ｃ３，Ｑｌは同駆動段ＭＯＳトランジスタである１１
Ｓ１．Ｓ２はＨ，Ｌ逆の入力信号、１４はアドレス／デ
ータ出力端子、ＣＬはその容量である。信号Ｓ１がＨＳ
Ｓ２がＬのときＣ４オン、Ｃ３オフ、従って駆動段の出
力はＬｌこのためＣ２はオフ、Ｑｌはオン（このゲート
信号は図示しないがＨレベル）、従って出力段の出力は
Ｈレベルで容１１ｃＬはＶｃｃまたはその近傍に充電さ
れている。この状態で信号ＳＩがり、Ｓ２がＨになると
Ｃ４はオフ、Ｃ３はオン、Ｃ２オン、Ｑ＋オフとなり容
ＮＣＬはＣ２を通して放電する。この放電電流が前述の
Ｖｓｓ線のグリッチを生じる６本発明ではこれを出力段
の出力端からＶｓｓ側トランジスタＱ２のゲートへ接続
してコンデンサＣＩにより抑制する。
、Ｃ３，Ｑｌは同駆動段ＭＯＳトランジスタである１１
Ｓ１．Ｓ２はＨ，Ｌ逆の入力信号、１４はアドレス／デ
ータ出力端子、ＣＬはその容量である。信号Ｓ１がＨＳ
Ｓ２がＬのときＣ４オン、Ｃ３オフ、従って駆動段の出
力はＬｌこのためＣ２はオフ、Ｑｌはオン（このゲート
信号は図示しないがＨレベル）、従って出力段の出力は
Ｈレベルで容１１ｃＬはＶｃｃまたはその近傍に充電さ
れている。この状態で信号ＳＩがり、Ｓ２がＨになると
Ｃ４はオフ、Ｃ３はオン、Ｃ２オン、Ｑ＋オフとなり容
ＮＣＬはＣ２を通して放電する。この放電電流が前述の
Ｖｓｓ線のグリッチを生じる６本発明ではこれを出力段
の出力端からＶｓｓ側トランジスタＱ２のゲートへ接続
してコンデンサＣＩにより抑制する。
このコンデンサＣ１があると、動作は次のようになる。
即ち、出力端子１４がＨレベルで容量ＣＬが充電されて
いるとき、Ｃ＋、Ｑａ＋ Ｖｓｓの経路テＣ＋ カｆ
ｇ ｌ（レベルに充電されている。この状態でＳ ＋
＝Ｌ、 Ｓ ２ ＝Ｈで駆動段の出力電位が上昇しよう
とするとこれはコンデンサＣ＋により抑えられ、直ちに
は上昇できない。コンデンサｃ１の放電につれてトラン
ジスタＱ２のゲート電位は上昇し、トランジスタＱ２は
オンし始め、これによりコンデンサＣＩの放電は促進さ
れ、やがてＱ１オフ、Ｃ２オン、端子１４はＬレベルに
なるが、コンデンサＣ１による抑制で放電電流は急激に
は流れないのでグリッチは低減できる。
いるとき、Ｃ＋、Ｑａ＋ Ｖｓｓの経路テＣ＋ カｆ
ｇ ｌ（レベルに充電されている。この状態でＳ ＋
＝Ｌ、 Ｓ ２ ＝Ｈで駆動段の出力電位が上昇しよう
とするとこれはコンデンサＣ＋により抑えられ、直ちに
は上昇できない。コンデンサｃ１の放電につれてトラン
ジスタＱ２のゲート電位は上昇し、トランジスタＱ２は
オンし始め、これによりコンデンサＣＩの放電は促進さ
れ、やがてＱ１オフ、Ｃ２オン、端子１４はＬレベルに
なるが、コンデンサＣ１による抑制で放電電流は急激に
は流れないのでグリッチは低減できる。
第２図はコンデンサの接続位置を変えたもので、このコ
ンデンサＣ２は出力端子１４と、駆動段の前段の出力端
との間に接続する。この前段はデブリーシッンＭＯＳト
ランジスタＱ６とエンハンスメントＭＯＳ）ランジスタ
Ｑ５で構成され、インバータとして動作する。信号ＳＩ
がＨならＣ５オン、Ｃ４オン、Ｃ３オフ、０２オフ、Ｑ
１オンで出力端子１４はＨレベル、コンデンサＣＬ及び
Ｃ２はＶｃｃに充電される。信号Ｓ１がＬに変るとＱ
５ 。
ンデンサＣ２は出力端子１４と、駆動段の前段の出力端
との間に接続する。この前段はデブリーシッンＭＯＳト
ランジスタＱ６とエンハンスメントＭＯＳ）ランジスタ
Ｑ５で構成され、インバータとして動作する。信号ＳＩ
がＨならＣ５オン、Ｃ４オン、Ｃ３オフ、０２オフ、Ｑ
１オンで出力端子１４はＨレベル、コンデンサＣＬ及び
Ｃ２はＶｃｃに充電される。信号Ｓ１がＬに変るとＱ
５ 。
Ｃ４オフ、Ｃ３オン、Ｃ２オン、Ｑ１オフ、出力端子１
４はＬになり、コンデンサＣＬの電荷はＣ２を通して放
電するが、このときコンデンサＣ２によりＣ３のゲート
電位の上昇は抑えられ、Ｃ２は急速にはオンにならない
のでコンデンサＣＬの放電はなだらかに行なわれ、Ｖｓ
ｓ線に発生するグリ７チは低減される。
４はＬになり、コンデンサＣＬの電荷はＣ２を通して放
電するが、このときコンデンサＣ２によりＣ３のゲート
電位の上昇は抑えられ、Ｃ２は急速にはオンにならない
のでコンデンサＣＬの放電はなだらかに行なわれ、Ｖｓ
ｓ線に発生するグリ７チは低減される。
このコンデンサ０１又はＣ２による負帰還による放電抑
制、Ｖｓｓ線電位上昇の低減は、他の方法例えば出力段
Ｖｓｓ側トランジスタＱ２のゲート電圧の上限を下げる
、立上りを遅くする、Ｃ２の電流増幅率βを小さくする
等を比べて有効である。
制、Ｖｓｓ線電位上昇の低減は、他の方法例えば出力段
Ｖｓｓ側トランジスタＱ２のゲート電圧の上限を下げる
、立上りを遅くする、Ｃ２の電流増幅率βを小さくする
等を比べて有効である。
即ち放電々流のピークを抑え、かつ出力遅延・出力フォ
ールタイムを損ねる事が少ない。第４図はこれを説明す
る図で、第２図の回路の前段の出力端ａ、駆動段の出力
端すの電位変化は出力端子Ａ／ＤのＨ−Ｌ変化時に図示
の如くなるが、コンデンサＣ２による押下げ効果でこれ
らは点線の如くなり、つれてＡ／ＤはＣ２なしからＣ２
ありに変り、なだらかな変化になる。しかも変化終了時
点は、どちらも余り変らない。
ールタイムを損ねる事が少ない。第４図はこれを説明す
る図で、第２図の回路の前段の出力端ａ、駆動段の出力
端すの電位変化は出力端子Ａ／ＤのＨ−Ｌ変化時に図示
の如くなるが、コンデンサＣ２による押下げ効果でこれ
らは点線の如くなり、つれてＡ／ＤはＣ２なしからＣ２
ありに変り、なだらかな変化になる。しかも変化終了時
点は、どちらも余り変らない。
以上説明したように本発明によればコンデンサによる負
帰還という簡単な手段でＶｓｓ線に生じるグリッチを低
減でき、しかも出力ディレィ、出力フォールタイムを損
ねることが少ない利点が得られる。
帰還という簡単な手段でＶｓｓ線に生じるグリッチを低
減でき、しかも出力ディレィ、出力フォールタイムを損
ねることが少ない利点が得られる。
第１図および第２図は本発明の実施例を示す回路図、第
３図はＶｓｓ線の電位上昇を説明する図、第４図および
第５図は動作説明用波形図である。 図面で、Ｑｌ、Ｃ２は出力バッファの出力段ＭＯＳ）ラ
ンジスタ、Ｃ３，Ｃ４は同駆動段ＭＯＳトランジスタ、
ＣＩ、Ｃ２は負帰還用コンデンサである。
３図はＶｓｓ線の電位上昇を説明する図、第４図および
第５図は動作説明用波形図である。 図面で、Ｑｌ、Ｃ２は出力バッファの出力段ＭＯＳ）ラ
ンジスタ、Ｃ３，Ｃ４は同駆動段ＭＯＳトランジスタ、
ＣＩ、Ｃ２は負帰還用コンデンサである。
Claims (1)
- 【特許請求の範囲】 電源Ｖｃｃ線とＶｓｓ線との間に接続され、出力端を出
力端子へ接続した多数の出力バッファを備えるＭＯＳ集
積回路において、 該出力端子と、出力バッファの出力段のＶｓｓ側ＭＯＳ
トランジスタのゲート又は駆動段のＶｃｃ側ＭＯＳトラ
ンジスタのゲートとの間に接続されて、該出力段のＶｓ
ｓ側ＭＯＳトランジスタの急激なターンオンを抑える負
帰還用コンデンサを設けたことを特徴とするＭＯＳ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062846A JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062846A JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219959A true JPS62219959A (ja) | 1987-09-28 |
| JPH0793408B2 JPH0793408B2 (ja) | 1995-10-09 |
Family
ID=13212078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062846A Expired - Fee Related JPH0793408B2 (ja) | 1986-03-20 | 1986-03-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793408B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788774A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
-
1986
- 1986-03-20 JP JP61062846A patent/JPH0793408B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788774A (en) * | 1980-11-25 | 1982-06-02 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793408B2 (ja) | 1995-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |