JPS62214585A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、２個のデータ
を同時に読み書きする半導体記憶装置に関するものであ
る。

〔従来の技術〕

従来のこの種の半導体記憶装置を第３図、第４図に示す
。第３図の装置は、ｍビット×ｎワードの従来の記憶装
置の一例である。第３図において、ワード線Ｗ１〜Ｗｎ
はアドレス・デコーダ回路１に接続され、各ワード線に
は、それぞれ、ｍ個の基本記憶回路としての記憶セルＭ
ｌｌ〜Ｍ　ｎ　ｍが接続されている。従って、記憶セル
がｍ″Ｘｎ個集まった記憶装置となっている。この記憶
セルの内、ワード線Ｗ１に接続された記憶回路群として
の記憶セル群を１番地とし、この１番地の各ビットを構
成する記憶セルをＭｌ　１．Ｍｌ　２．　　・・・１Ｍ
１ｍと付番する。以下ワード線Ｗ２．ｗ３．　　・・・
、Ｗｎにそれぞれ接続された記憶セル群を２番地、３番
地、・・・、ｎ番地とし、各記憶セル群の記憶セルも上
記１番地の場合と同様に付番する。

例えば、ｋ番地の各記憶セル群の各記憶セルはＭｋｌ、
Ｍｋ２．Ｍｋ３．　　・・＋、Ｍｋｍである。

各記憶セル群の同一ビット毎の記憶セルは共通なビット
線Ｂ１〜Ｂｍに接続されている。そして、そのビット線
は入出力用のバッファ回路２に接続されており、このバ
ッファ回路２を介して、他の回路たとえばＡＬＵ　（、
図示せず）との間でデータのやりとりが行なわれる。

また、第４図は、第３図の装置に対して、２ｍビット×
ｎワードにセル数を拡張したものである。

各ワード線には２ｍ個の記憶セルが接続されている。各
ワード線、ビット線、記憶セル等の付番の方法は第３図
の場合と同様である。

次に動作について説明する。第３図に示すようなｍビッ
ト×ｎワードのランダムアクセス記憶装置では、記憶さ
れたデータの読出しは、アドレス・デコーダ回路１を介
して、この記憶装置に与えられる番地信号が指定する番
地の記憶セル群のデータを共通なピッ）ｍＢ　１〜Ｂｍ
を介して、出カバソファとしてのバッファ回路２に出力
する。また、書込みデータも、同様に、各番地に共通な
ビット線Ｂ１〜Ｂｍを介して記憶される。

第４図の２ｍビット×ｎワードの場合も同様である。

このような記憶装置を実際にＡＬＵと接続して１つの演
算を行なう場合、２つの被演算データを用いて演算を行
なうことが多い。この場合、第３図のｍビット×ｎワー
ドの記憶装置を１つ用いてｍビットのデータ２個を読み
出して演算する場合、単一のデータを読み出す場合に比
べ、２回の読出し動作を行なう必要がある。

第４図の２ｍビット×ｎワードの記憶装置を用いて同様
の演算を行なう場合は、読出し動作は１回で済み、第３
図に示す装置における問題点は解決される。

〔発明が解決しようとする問題点〕

上述したように、第３図のｍビット×ｎワードの記憶装
置からｍビットのデータを２個読み出して演算を行なう
場合、単一のデータを読み出す場合に比べ速度が遅い。

また第４図の２ｍビット×ｎワードの記憶装置を用いて
同じ演算を行なう場合、１回の読出し動作で読み出すこ
とが可能であるが、同時に読み出すことのできるデータ
は同一番地にあるｍビットのデータ２個であって、ｍビ
ットのデータ２個の内１個が次番地に跨る場合は読み出
せない。またｍビット１個のデータを書き込む場合、同
一番地の他のｍビットのデータが破壊される可能性があ
る。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、１回の読出し動作で任意の連続
する２つの番地におかれたデータ２個の読出しおよび書
込みが可能で、かつ、ｍビットのデータを１個のみ書き
込む場合、隣接する他のｍビットのデータを破壊しない
記憶装置を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、複数の基本
記憶回路から成る記憶回路群が複数葉まって構成された
記憶領域と、１つ又は２つの記憶回路群を同時にアクセ
スできるデコーダ回路とを設けるようにしたものである
。

〔作用〕

本発明においては、アクセスされた１つ又は２つの記憶
回路群のみを同時に読出し又は書込みすることができる
。

〔実施例〕

本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図に示す装置は、ｍビ、７ト×２ｎワードの半
導体記憶装置である。第１図において、■は第１の回路
としてのアドレス・デコーダ回路、２はバッファ回路、
３は第２の回路としての制御回路、８１〜Ｓｎは第３の
回路としてのセレクタであり、アドレス・デコーダ回路
１と制御回路２とセレクタ８１〜Ｓｎはデコーダ回路を
構成する。第１図において第３図と同一部分又は相当部
分には同一符号が付しである。

次に第１図に示す装置の接続について説明する。

ワード線Ｗ１〜Ｗ２ｎはセレクタ８１〜Ｓｎを介してア
ドレス・デコーダ回路１に接続され、各ワード線にはｍ
個の基本記憶回路としての記憶セルＭｌｌ〜Ｍｎ　２ｍ
から成る記憶回路群としての記憶セル群が接続されてい
る。この記憶セル群の内、ワード線Ｗ１に接続された記
憶セル群を１番地とし、この１番地の各ビットを構成す
る記憶セルをＭｌ　１．Ｍｌ　２．　　・・＋、Ｍ１ｍ
と付番する。以下、ワード線Ｗ２．Ｗ３．−　・−、Ｗ
２ｎにそれぞれ接続された記憶セル群を２番地、３番地
、・・・、　　２ｎ番地とし、各記憶セル群の記憶セル
も前記１番地の場合と同様に付番する。ワード線Ｗ１〜
Ｗ２ｎに接続された各記憶セル群は記憶領域を構成する
。

各奇数番地の記憶セル群の同一ビット毎の各々の記憶セ
ルは共通なビット線８１〜Ｂｍに接続され、一方偶数番
地の記憶セル群の同一のビット毎の各々の記憶セルは共
通なビット線Ｂ（ｍ＋１）〜Ｂ２ｍに接続される。

セレクタＳ１は３個のパストランジスタとしてのｎ型（
第１導電型）エンハンスメントＭＯＳトランジスタＳｌ
ｌ、Ｓ１２．Ｓ１３から構成され、第１の端子としての
各々の第１のソース又はドレイン端子はアドレス・デコ
ーダ回路１の１つの出力端子Ｔ１に接続され、第２．第
３．第４の端子としての第２のソース又はドレイン端子
は各々１番地、２番地、３番地を指定するワード線Ｗｌ
。

Ｗ２．Ｗ３に接続される。

またセレクタＳ２は３個のパストランジスタとしてのｎ
型エンハンスメントＭＯ３）ランジスタＳ２１，３２２
．Ｓ２３から構成され、第１の端子としての各々の第１
のソース又はドレイン端子はアドレス・デコーダ回路１
の１つの出力端子Ｔ２に接続され、第２．第３．第４の
端子としての第２のソース又はドレイン端子は各々３番
地、４番地、５番地を指定するワード線Ｗ３．Ｗ４．Ｗ
５に接続される。

以下、同様に、ｋ番目のセレクタＳｋでは、３個のパス
トランジスタＳｋｉ、Ｓｋ２．Ｓｋ３の第１のソース又
はドレイン端子はアドレス・デコーダ回路２の出力端子
Ｔｋに接続され、第２のソース又はドレイン端子は各々
２に−１，２に、２に＋１１番地指定するワード線Ｗ　
（２に−１）。

Ｗ２に、Ｗ　（２に＋１）に接続される。ただし、最終
段のセレクタＳｎのパストランジスタＳｎ３の第４のソ
ース又はドレイン端子は１番地を指定するワードｍＷ１
に接続され、すべてのセレクタ回路３１〜Ｓｎで、大き
なループを描くように接続されている。

このセレクタ回路Ｓ１〜Ｓｎは、２つの人力信号Ｓ、！
：ＩＯを入力とする制御回路３から出力される３つの制
御信号３ａ、３ｂ、３ｃが各々の３つのパストランジス
タのゲートに接続されることにより制御される。なお、
第１図の４はプルアップ用のｎ型ディプレッション型Ｍ
Ｏ３）ランジスタである。

次に動作について説明する。第１図において、アドレス
・デコーダ回路１では、入力信号１１〜ＩＮにより、複
数の出力端子Ｔ１〜Ｔｎの内の１つの出力端子が選択さ
れる。仮にに番目の出力端子Ｔｋが選択されたとすると
、出力端子Ｔｋに接続されたセレクタ回路Ｓｋを介して
、３つのワード線Ｗ　　（２に−１）、Ｗ２に、Ｗ　　
（２に＋１）　　の１本ないし２本がアクティブ状態に
なる。これを制御するのが制御回路３であり、入力信号
Ｓと■０によって、下表のようにアクティブになるワー
ド線が選択される。

このように、信号ＳがｒＬＪＯ時は任意の１つの番地が
アクセスされ、ｒＨＪＯ時には任意の隣接する２つの番
地が同時にアクセスされ、また、最終番地（２ｎ番地）
と先頭番地（１番地）は互いに隣接するものとして同時
にアクセス可能なようにしている。同時にアクセスされ
た２つの番地は必ず奇数番地と偶数番地になっており、
各々の番地の記憶セル群は、前者がビット線Ｂｌ、Ｂ２
、・・・、Ｂｍと、後者がビット線Ｂ（ｍ＋１）、Ｂ　
（ｍ＋２）、−−−，８２ｍというように相異なるビッ
ト線群に接続されていることから、同時にアクセスされ
た２つの記憶セル群は同時に読出しも占込みも可能とな
る。

また、個々の記憶セル群に１本ずつワード線が接続され
ているため、１つの記憶セル群のみにアクセスしたい時
には他の記憶セル群のワード線はネガティブにしておけ
るため、他の記憶セル群の記憶を破壊することはない。

さらに、上記実施例では、最終番地と先頭番地が連続す
るものとして、全番地で１つのサイクルを描くように構
成されているものを示したが、第２図に第２の実施例と
して示すように、１番地と２を番地が、そして（２ｔ＋
１）番地と２ｎ番地が連続するものとして、それぞれで
サイクルを描き、計２つのサイクルを構成するようにも
できる。

同様にして、各番地で構成されるサイクルの数は、セレ
クタ回路３１〜Ｓｎの接続を変えることにより、任意に
設定できる。なお、第２図において第１図と同一部分又
は相当部分には同一符号が付しである。

〔発明の効果〕

以上説明したように本発明は、複数の基本記憶回路から
成る記憶回路群が複数葉まって構成された記憶領域と、
１つ又は２つの記憶回路群を同時にアクセスできるデコ
ーダ回路とを備え、アクセスされた１つ又は２つの記憶
回路群のみを同時に読出し又は書込みすることにより、
１つの記憶装置で、任意の連続する２つの番地のデータ
でも、また、任意の単一の番地のデータでも、１回の読
み書きの動作で読出しでも書込みでも可能であり、かつ
、読み書きしない他の記憶回路群のワード線をネガティ
ブにすることができるで、読出し書込みいずれの時も他
の記憶データを破壊することがないという効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図、第２図は第２の実施例を示す回路図、第３図
、第４図は従来の半導体記憶装置を示す回路図である。 １・・・・アドレス・デコーダ回路、２・・・・バッフ
ァ回路、３・・・・制御回路、４．Ｓ１１〜Ｓ１３．Ｓ
２１〜Ｓ２３．Ｓｎ３・・・・ＭＯＳトランジスタ、Ｗ
１〜Ｗ２ｎ・・・・ワード線、Ｍｌｌ〜Ｍｎ２ｍ・・・
・記憶セル、Ｂ１〜Ｂ２ｍ・・・・ビット線、Ｓｌ−Ｓ
ｎ・・・・セレクタ、Ｔ１〜Ｔｎ・・・・出力端子。

Claims (3)

【特許請求の範囲】
1. （１）複数の基本記憶回路から成る記憶回路群が複数集
   まって構成された記憶領域と、１つ又は２つの前記記憶
   回路群を同時にアクセスできるデコーダ回路とを備え、
   アクセスされた前記１つ又は２つの記憶回路群のみを同
   時に読出し又は書込みするようにしたことを特徴とする
   半導体記憶装置。
2. （２）デコーダ回路は、信号群を入力する第１の回路と
   、少なくとも第１の制御信号と第２の制御信号とを入力
   しこの第１の制御信号と第２の制御信号とにより３つの
   制御信号を出力する第２の回路と、第１〜第４の端子を
   持ち前記３つの制御信号を入力する複数の第３の回路と
   から成り、第１の回路の各々の出力端子に第３の回路が
   １個ずつ第１の端子をもって接続され、第２の端子と第
   ３の端子には相異なるワード線が１本ずつ接続され、１
   方の第３の回路の第４の端子には他方の第３の回路の第
   ２の端子が接続され、第２の回路は第１の端子が第２も
   しくは第３の端子のいずれかと導通状態になるか又は第
   １の端子が第２と第３の２つの端子もしくは第３と第４
   の２つの端子と導通状態になるかを制御し、記憶回路群
   は、各々のワード線に１つずつ接続され、第３の回路の
   第２の端子に接続されたワード線に接続された場合は第
   １のビット線群に接続され、第３の回路の第３の端子に
   接続されたワード線に接続された場合は第２のビット線
   群に接続されることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。
3. （３）第３の回路は、第１導電型ＭＯＳトランジスタ３
   個から成り、各々の第１のソース又はドレイン端子を接
   続して第１の端子を形成し、各々の第２のソース又はド
   レイン端子を第２、第３、第４の端子と成し、前記３個
   の第１導電型ＭＯＳトランジスタのゲート電極に第２の
   回路から出力される３つの制御信号が入力されることを
   特徴とする特許請求の範囲第２項記載の半導体記憶装置
   。