JPS62205651A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS62205651A
JPS62205651A JP61049960A JP4996086A JPS62205651A JP S62205651 A JPS62205651 A JP S62205651A JP 61049960 A JP61049960 A JP 61049960A JP 4996086 A JP4996086 A JP 4996086A JP S62205651 A JPS62205651 A JP S62205651A
Authority
JP
Japan
Prior art keywords
semiconductor element
package
die pad
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61049960A
Other languages
English (en)
Inventor
Manabu Itobayashi
糸林 学
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61049960A priority Critical patent/JPS62205651A/ja
Publication of JPS62205651A publication Critical patent/JPS62205651A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60Protection against electrostatic charges or discharges, e.g. Faraday shields
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置に関し、特に半導体素子の静電破
壊耐量を向上させることができる半導体装置に関するも
のである。
[従来の技術] 第2図は、従来の樹脂パッケージ型半導体装置の@ 造
を示す断面図である。図において、ダイパッド7の一方
の面7a上に半導体素子1が設けられており、半導体素
子1の各電極はポンディングワイヤ2により外部リード
3に電気的に接続されている。また、ダイパッド7、半
導体素子1.ボンディングワイヤ2および外部リード3
の一部が樹脂パッケージ4に封入されている。5は樹脂
パッケージ4の表側表面であり、6は樹脂パッケージ4
の裏側表面である。そして、このように構成された半導
体装置においては、一般に表側表面5に、半導体装置の
型名ヤOットナンパを示すインクで捺印されたマークの
表示が行なわれている(1ス下マークの表示を行なうこ
とをマーキングと呼ぶ)。
〔発明が解決しようとする問題点] 半導体装置のフラットパッケージ化、チップ面積の増大
化およびパターン微細化に伴ないマーキング時の摩擦帯
電による半導体素子の静電破壊が問題となってきている
第3図は、第2図の樹脂パッケージ型半導体装置におい
てパッケージ表側表面が帯電した様子を示す図である。
図において、樹脂パッケージ4の表側表面5にマーキン
グするとき摩擦によって表側表面5に帯電電荷8が発生
し、外部リード3が人体やt!i電物体などを介して接
地されるときこの帯電電荷8は放電するが、従来の半導
体装置においては一般に半導体素子1が樹脂パッケージ
4の表側表面5に近いため、この放電による過渡電圧が
半導体デツプ1に印加され、半導体素子1が破壊すると
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体素子の静電破@耐量を向上した信頼度
の高い半導体装置を得ることを目的とする。
[問題点を解決するための手段] この発明に係る半導体装置は、ダイパッドと、このダイ
パッドの一方の面上に設けられる半導体素子と、この半
導体素子およびダイパッドを封入するパッケージとを備
え、ダイパッドの一方の面側のパッケージの外表面をこ
のパッケージのマーク表示面どする半導体装置において
、半導体素子をダイパッドの他方の面上に設けたしので
ある。
[作用] この発明においては、半導体素子をダイパッドの他方の
面上に設けるので、半導体素子と、マーキング時に帯電
するパッケージのマーク表示面との距離が大きくなる。
[実施例] 以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
第1図は、この発明の実施例である樹脂パッケージ型半
導体装置の構造を示す断面図である。この実施例の構成
が第2図の樹脂パッケージ型半導体装置の構成と異なる
点は1ス下の点でおる。すなわち、半導体素子1がダイ
パッド7の他方の面7bに設けられており、半導体素子
1の位置がダイパッド7を塁準にして第2図の場合と上
下逆になっている。そして、ダイパッド7の他方の面7
b側の街脂内で半導体素子1と外部リード3とがボンデ
ィングワイヤ2により接続されている。
このように構成された半導体装置では、半導体素子1と
開詣パッケージ4のマーク表示面となる表側表面5との
距唾は、従来の半導体装置における半導体素子1と表側
表面5との距離の2倍以上と大きくなる。このため、樹
脂パッケージ4の表側表面5にマーキングするとき摩擦
によってこの表側表面5に帯電電荷8が発生し、半導体
装置の取汲いなどにより外部リード3が人体やtiIi
電物体などを介して接地されW1電電荷8が放電されて
も、この放電により半導体素子1に印加される過渡電圧
は、従来の半導体装置の場合に半導体素子1に印加され
る過渡電圧に比べて十分小さくなる。このため、半導体
素子1は帯?1f@荷8による影響を受けにくくなり、
半導体素子1の静電破壊間mが向上する。
また、このような半導体装置は、追加部品を必要とする
ことな〈従来とほとんど同一製造フローで製造でさ、半
導体装置の製造コストがアップすることはない。
なお、上記実施例では、半導体素子などがフラットな樹
脂パッケージに封入された半導体装置の場合について示
したが、この発明は半導体素子などがフラットなセラミ
ックパッケージに封入された半導体装置にも適用するこ
とができ、この場合にし上記実施例と同様の効果を奏す
る。
[発明の効果] 以上のようにこの発明によれば、ダイパッドと、このダ
イパッドの一方の面上に設けられる半導体素子と、この
半導体素子およびダイパッドを封入するバック゛−ジと
を備え、ダイパッドの一方の面側のパッケージの外表面
を該パッケージのマーク表示面とする半導体装置におい
て、半導体素子をダイパッドの他方の面上に設けたので
、半導体素子と、マーキング時に帯電するパッケージの
マーク表示面との距離が大きくなり、半導体素子は帯電
電荷による影響を受けにくくなり半導体素子の静電破f
I!耐量が向上する。また、この半導体装置は、追加部
品を必要とすることな〈従来とほとんど同一の製造フロ
ーにより低コストで製造できる。
【図面の簡単な説明】
第1図は、この発明の実施例である樹脂パッケージ型半
導体装置の構造を示す断面図である。 第2図は、従来の樹脂パッケージ型半導体装置の構造を
示す断面図である。 第3図は、従来の樹脂パッケージ型半導体装置において
パッケージ表側表面が帯電した様子を示す図である。 図において、1は半導体素子、2はボンディングワイヤ
、3は外部リード、4は樹脂パッケージ。 7はダイパッド、8は帯電電荷である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. (1)ダイパッドと、該ダイパッドの一方の面上に設け
    られる半導体素子と、該半導体素子および前記ダイパッ
    ドを封入するパッケージとを備え、前記ダイパッドの一
    方の面側の前記パッケージの外表面を該パッケージのマ
    ーク表示面とする半導体装置において、 前記半導体素子を前記ダイパッドの他方の面上に設けた
    ことを特徴とする半導体装置。
  2. (2)前記パッケージは樹脂パッケージである特許請求
    の範囲第1項記載の半導体装置。
JP61049960A 1986-03-05 1986-03-05 半導体装置 Pending JPS62205651A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61049960A JPS62205651A (ja) 1986-03-05 1986-03-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61049960A JPS62205651A (ja) 1986-03-05 1986-03-05 半導体装置

Publications (1)

Publication Number Publication Date
JPS62205651A true JPS62205651A (ja) 1987-09-10

Family

ID=12845598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61049960A Pending JPS62205651A (ja) 1986-03-05 1986-03-05 半導体装置

Country Status (1)

Country Link
JP (1) JPS62205651A (ja)

Similar Documents

Publication Publication Date Title
US20050156292A1 (en) Reduced size semiconductor package with stacked dies
JPS5936249U (ja) 少くとも1つの集積回路デバイスのためのフラツト・パツケ−ジ
US7061091B2 (en) Surface mount package with integral electro-static charge dissipating ring using lead frame as ESD device
JP4775676B2 (ja) 電池保護装置
JPH04216661A (ja) 集積回路パッケージアセンブリ
US6740969B1 (en) Electronic device
JPS62205651A (ja) 半導体装置
JP3993336B2 (ja) 充電電池の保護回路モジュール
JP2005038911A (ja) 半導体装置
JPS62249456A (ja) 電子装置
EP0300434A3 (en) Overcurrent protection circuit for semiconductor device
JPS6046038A (ja) 集積回路装置
JPH02250359A (ja) 半導体装置
JPH02105557A (ja) 樹脂封止型半導体装置
JPS5988856A (ja) 半導体装置
JPS5821180Y2 (ja) 半導体装置
JP2514430Y2 (ja) ハイブリッドic
JPH0936305A (ja) ダイオードとコンデンサとを備えたチップ型複合素子の構造
JPH0366150A (ja) 半導体集積回路装置
JP3439890B2 (ja) 半導体装置及びその製造方法
JPS636867A (ja) 半導体装置
JPH042030U (ja)
JPH07153899A (ja) 半導体装置
JPS59228739A (ja) 半導体装置
JPH05206441A (ja) 半導体集積回路装置