JPS62202595A

JPS62202595A - 回路基板の接続装置

Info

Publication number: JPS62202595A
Application number: JP61044573A
Authority: JP
Inventors: 慎一福島; 吉川　光男
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-07
Also published as: JPH0535591B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、主として電子計算機システムにおける回路基
板に例えば増設すべき内部メモリを接続するのに用いる
回路基板の接続装置に関するものである。

〈従来の技術〉一般的な電子計算機システムにおいては、各ユーザによ
ってそれぞれ処理内容が異なるために、各ユーザの要望
に応じて内部メモリを増設できる構成とする必要があり
、この内部メモリの従来の増設手段は、メモリ素子を実
装したメモリ用回路基板を、標準装備の回路基板とは別
に取付けて増設できる構成になっている。

〈発明が解決しようとする問題点〉前述のように内部メモリの増設に際して回路基板を単位
として取付は増設する構成になっているため、回路基板
の枚数が増えてこれの実装構造が複雑となる問題があり
、また、メモリ用回路基板数が増加するために゛、メン
テナンス処理が煩雑となり、更に、ドライバ回路の実装
においても複数の基板に設けなければならない等の種々
の問題がある。

〈発明の目的〉本発明は、このような問題点に鑑みなされたもので、回
路基板数を増加することなくメモリ素子等を実装した補
助回路基板を回路基板に接続してメモリを増設すること
のできる回路基板の接続装置を提供することを目的とす
るものである。

〈問題点を解決するための手段〉本発明の回路基板の接続装置は、前記目的を達成するた
めに、回路基板に対し補助回路基板を重合状態で電気的
に接続する装置であって、前記回路基板の部品取付面上
に、少なくとも一対のコネクタを設けるとともに、前記
補助回路基板の部品取付面に、前記回路基板の各コネク
タに対応してこれに接続されるコネクタを配設した構成
を要旨とするものである。

く作用〉前記構成とした本発明の回路基板の接続装置は、例えば
電子計算機システムにおいてメモリを増設したい場合に
、メモリ素子を補助回路基板に実装してこの補助回路基
板を回路基板に重ね合わせる状態で取付けるので、メモ
リ用回路基板を増やすことなくメモリ容量を増大するこ
とができる。しかも、回路基板と補助回路基板、とを、
それぞれの部品取付面を互いに対面させて重ね合わせる
ので、重合状態で接続された両基板の全体を薄くするこ
とができる。

〈実施例〉以下、本発明の好ましい一実施例を図面に基いて詳細に
説明する。

先ず、回路基板ユニットを示した第４図により本発明の
技術的背景を説明すると、例えば電子計算機システムに
おけるｃｐｕ基板、各種制御基板。

メモリ基板等の各種の回路基板１は、シャーシユニット
２に並列状態に収納されており、何れの回路基板１も、
シャーシユニット２内に対に形成されたガイドレール（
図示せず）に保持されて着脱自在に挿入され、それぞれ
の下端部に設けられたコネクタプラグ（図示せず）がシ
ャーシユニット１内のマザーボード上のコネクタジャッ
ク（図示せず）に接続され、電気的に接続されている。

また、メンテナンスに際しては、各回路基板１毎にバイ
パス基板を介在させてユニット２より導出できるように
なっている。尚、従来においては、メモリの増設に際し
前述のように増設用の回路基板を取付けるので、ユニッ
ト２内に相当数の増設用基板を取付けるためのスペース
と接続用の構成を用意する必要がある。

このようなユニット２に収納して取付ける本発明の回路
基板１は、例えばメモリ用回路基板を示した第１図のよ
うな構成になっている。即ち、下端部には、前述のマザ
ーボード上のコネクタジャックと電気的に接続されるコ
ネクタ３が突設され、左下部には、ＲＡＭ千ツブ４ａを
マトリックス状に配列して基板１に直接半田付けするこ
とにより標準装備された例えば１Ｍバイトの容量を有す
るＲＡＭチップ群４が設けられている。そして、このＲ
ＡＭチップ群４の周辺の三箇所に、メモリを増設するた
めの取付はエリア５ａ、５ｂ、５ｃがそれぞれ設けられ
ているとともに、この各取付はエリア５ａ、５ｂ、５ｃ
には、それぞれデータバス用コネクタ６ａ、６ｂ、６ｃ
とアドレス兼制御バス用コネクタ７ａ、７ｂ、７ｃとが
半田付けにより取付けられており、データバス用コネク
タ６ａ〜６ｃが水平に位置するアドレスバス兼制御ハス
用コネクタ７ａ〜７ｃに対し所定角度だけ傾斜されて相
互に非平行状態に配設されている。また、各取付はエリ
ア５ａ〜５ｃにおけるそれぞれ一対のコネクタ６ａ、７
ａ、６ｂ、７ｂ、６ｃ、７ｃは、何れも同一の配置形状
になっている。

また、ＲＡＭチップ群４および各取付はエリア５ａ〜５
ｃを囲むようにメモリ制御用ＩＣ８ａがＬ字状に配列し
て取付けられたＩＣＣ６０設けられており、このＩＣＣ
６０、ＲＡＭチップ群４および各ユーザにより個々に増
設されるメモリの制御回路の一部を構成する。

前記取付はエリア５ａ〜５ｃに装着するメモリ増設用の
補助回路基板９には、前記ＲＡＭチップ群４と°同一の
ＲＡＭチップ１０ａを同一形状に配して半田付けして成
るＲＡＭチッチッｌＯが設けられているとともに、各取
付はエリア５ａ〜５ｃの各一対のコネクタ６ａ、？ａ、
６ｂ、７ｂ、６ｃ。

７ｃに対応して一対のコネクタ１）．１２が同一形状に
配して部品取付面上に設けられており、一方のコネクタ
１）にはＲＡＭチップ群１０のデータバスが且つ他方の
コネクタ１２にはアドレスバスおよび制御バスがそれぞ
れ接続されている。

そして、回路基板１にメモリを増設したい場合には、第
１図の状態から１点鎖線矢印で示すように補助回路基板
９を裏返してその部品取付面を回路基板の部品取付面に
対向させ、各コネクタ１）゜１２を例えば取付はエリア
５ｂ、５ｃの対応するコネクタ６ｂ、７ｂ、６ｃ、７ｃ
に挿入し、電気的接続状態に取付ける。この取付は状態
を示した第２図から明らかなように、各ＲＡＭチップ１
０ａがコネクタ６ｂ、７ｂ、６ｃ、７ｃの長さにより両
基板１，９間に形成される隙間内に収納されることにな
り、メモリ増設における薄型化を図れる。

つまり、第４図において示したようにユニット２内に縦
列される各回路基板１の間隙を有効に利用することにな
り、ユニット２を含む装置全体の小型化を図ることがで
きる。

また、データバス用コネクタ６ａ〜６Ｃがアドレスバス
兼制御バス用コネクタ７ａ〜７ｃに対し傾斜して互いに
非平行状態に配設されているから、補助回路基板９の誤
挿入によるデータバスとアドレスバス並びに制御バスと
の誤接続を確実に防止することができる。更に、各取付
はエリア５ａ〜５Ｃにおける各一対のコネクタ６ａ、７
ａ、６ｂ。

７ｂ、５ｃ、７ｃがそれぞれ同一のビン配列に形成され
、且つ各ピン信号も同一に割当てられているので、補助
回路基板９を何れの取付はエリア５ａ〜５Ｃにも接続可
能であり、補助回路基板９の互換性を得ている。更に又
、回路基板１のＲＡＭチップ群４と各取付はエリア５ａ
〜５ｃに増設される補助回路基板９のＲＡＭチップ群１
０とが、それぞれのＲＡＭチップ４ａ、１０ａが同一形
状に配列された構成になっているので、メンテナンス性
にも優れている。

次に、電気的構成を示した第３図において、第１図およ
び第２図と同−若しくは同等のもには同一の符号を付し
てあり、以下に詳述する。電子計算機システムのＣＰＵ
回路１３は、与えられた命令に従って各種信号を出力し
て命令処理を行うもので、回路基板１のコネクタ３２回
路基板１の各データバス用コネクタ６ａ〜６ｃと各補助
回路基板９のデータバス用コネクタ１）との各接続部１
４　ａ、　　１４　ｂ、　　１４　ｃ、回路基板１の各
アドレスバス兼制御バス用コネクタ７ａ〜７ｃと各補助
回路基板９のアドレスバス兼制御バス用コネクタ１２と
の各接続部１５ａ、１５ｂ、１５ｃを介して回路基板ｌ
のＲＡＭチップ群４および破線で囲った各取付はエリア
５ａ〜５ｃにそれぞれ接続された補助回路基板９の各Ｒ
ＡＭチップ群１ｏに接続されている。そして、各ＲＡＭ
チップ群４．１０には、ＣＰＵ回路１３から双方向性デ
ータバスＤＯ〜３１．下位アドレスデータＡ　Ｌ　Ｏ％
　ｎおよびメモリの内容の読み出しかメモリにデータを
書き込むかの何れかを示すリード・ライト制御信号Ｒ／
Ｗが供給されているとともに、各ＲＡＭチップ群４゜１
０を選択するためのアドレス比較器１６　ａ　＝１６　
ｄから各ＲＡＭチップ群４，１０にチップ選択信号５ａ
−３ｄを供給する。また、スイッチ等で割付けられた各
ＲＡＭチップ群４，１０の先頭アドレス設定回路１７の
出力と、それぞれ増設された各ＲＡＭチップ群ＩＯの先
頭番地と回路基板１の先頭番地との差を示す予め設定さ
れた定数データＫｌ。

Ｋ２．に３とが、加算器１８ａ、１８ｂ、１８ｃにおい
てそれぞれ加算され、この加算器１８ａ〜１８ｃから出
力されるＲＡＭチップ群４．１０のアドレスの上位デー
タＡ　ａ　ｙ　Ａ　ｄがアドレス比較器１６ｂ〜１６ｄ
に供給される。従って、各アドレス比較器１６ａ−１６
ｄはＣＰＵ回路１３からの上位アドレスデータＡＨｈ蓋
３に対応するＲＡＭチップ群１０を選択する。尚、アド
レス比較器１６ａ〜１６ｄ、加算器１８ａ〜１８ｃおよ
び先頭アドレス設定回路１８は第１図のＩＣ群８により
構成されている。

いま仮に、電子計算機が第３図に図示した３群のうちの
最上位のＲＡＭチップ群ＩＯをアクセスした場合、ＣＰ
Ｕ回路１３からデータの読み出しか書き込みかを示すリ
ード・ライト制御信号Ｒ／ＷとアドレスデータＡＬ、Ａ
Ｈとが出力される。ここで、アドレス比較器１６ａ〜１
６ｄは、出力された上位アドレスデータＡＨと、アドレ
ス設定回路１７と加算器１８ａ〜１８ｃとにより決定さ
れたＲＡＭチップ群４．１０のアドレスの上位データＡ
　ａ　ｗ　Ａ　ｄとを比較する。この時、上位アドレス
データＡＨが最上位に図示したＲＡＭチップ群１０のア
ドレスの上位データＡｂと等しくなるので、第２のアド
レス比較器１６ｂからのみチップ選択信号ｓｂが出力さ
れ、最上位に図示するＲＡＭチップ群１０がアクティブ
となり、アクセスできる。このように、単一の回路基板
ｌにメモリを増設できるようにすることにより、メモリ
用回路基板の数を増やすことなくメモリの増設ができ、
メモリ制御回路等も簡単な構成となる。また、メモリ部
となるＲＡＭチップ群４と制御部を区別して配置してい
ることにより、回路基板１の機能を容易に判別でき、メ
ンテナンス性が向上する。

〈発明の効果〉以上詳述したように本発明の回路基板の接続装置による
と、補助回路基板をコネクタを介して回路基板に対し重
合状態で接続する構成としたので、例えば電子計算機シ
ステムにおけるユーザの処理内容の相違によるメモリの
増設に適用した場合、回路基板を新たに設けることなく
メモリを増設することができ、実装構造を極めて簡素化
することができ、メンテナンス性が格段に向上する。し
かも、回路基板と補助回路基板とを、それぞれの部品取
付面を対面させて重ね合わせるので、全体形状が非常に
薄型化する利点がある。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明の回路基板の接続装
置の一実施例を示し、第１図は分解正面図、第２図は切
断側面図、第３図は電気的構成のブロック図、第４図は
本発明が通用される基板ユニットの斜視図である。１・・・回路基板６ａ〜６ｃ、７ａ〜７Ｃ・・・回路基板のコネクタ９・
・・補助回路基板１）．１２・・・補助回路基板のコネクタ特許出願人　
　　　　シャープ株式会社代　理　人　　　　弁理士　
西１）新第１図

Claims

【特許請求の範囲】

（１）回路基板に対し補助回路基板を重合状態で電気的
に接続する装置であって、前記回路基板の部品取付面上
に、少なくとも一対のコネクタを設けるとともに、前記
補助回路基板の部品取付面に、前記回路基板の各コネク
タに対応してこれに接続されるコネクタを配設したこと
を特徴とする回路基板の接続装置。
（２）前記回路基板と補助回路基板とをそれぞれの部品
取付面を対面させて重合状態に接続時の前記両基板の各
コネクタの接続長さが取付部品の高さよりも大きくなる
ように設定したことを特徴とする特許請求の範囲第１項
に記載の回路基板の接続装置。