JPH0535591B2 - - Google Patents
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- JPH0535591B2 JPH0535591B2 JP61044573A JP4457386A JPH0535591B2 JP H0535591 B2 JPH0535591 B2 JP H0535591B2 JP 61044573 A JP61044573 A JP 61044573A JP 4457386 A JP4457386 A JP 4457386A JP H0535591 B2 JPH0535591 B2 JP H0535591B2
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- memory
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、主として電子計算機システムにおけ
る回路基板に例えば増設すべき内部メモリを接続
するのに用いる回路基板の接続装置に関するもの
である。
る回路基板に例えば増設すべき内部メモリを接続
するのに用いる回路基板の接続装置に関するもの
である。
＜従来の技術＞
一般的な電子計算機システムにおいては、各ユ
ーザによつてそれぞれ処理内容が異なるために、
各ユーザの要望に応じて内部メモリを増設できる
構成とする必要があり、この内部メモリの従来の
増設手段は、メモリ素子を実装したメモリ用回路
基板を、標準装置の回路基板とは別に取付けて増
設できる構成になつている。
ーザによつてそれぞれ処理内容が異なるために、
各ユーザの要望に応じて内部メモリを増設できる
構成とする必要があり、この内部メモリの従来の
増設手段は、メモリ素子を実装したメモリ用回路
基板を、標準装置の回路基板とは別に取付けて増
設できる構成になつている。
＜発明が解決しようとする問題点＞
前述のように内部メモリの増設に際して回路基
板を単位として取付け増設する構成になつている
ため、回路基板の枚数が増えてこれの実装構造が
複雑となる問題があり、また、メモリ用回路基板
数が増加するために、メンテナンス処理が煩雑と
なり、更に、ドライバ回路の実装においても複雑
の基板に設けなければならない等の種々の問題が
ある。
板を単位として取付け増設する構成になつている
ため、回路基板の枚数が増えてこれの実装構造が
複雑となる問題があり、また、メモリ用回路基板
数が増加するために、メンテナンス処理が煩雑と
なり、更に、ドライバ回路の実装においても複雑
の基板に設けなければならない等の種々の問題が
ある。
＜発明の目的＞
本発明は、このような問題点に鑑みなされたも
ので、回路基板数を増加することなくメモリ素子
等を実装した補助回路基板を回路基板に接続して
メモリを増設することのできる回路基板の接続装
置を提供することを目的とするものである。
ので、回路基板数を増加することなくメモリ素子
等を実装した補助回路基板を回路基板に接続して
メモリを増設することのできる回路基板の接続装
置を提供することを目的とするものである。
＜問題点を解決するための手段＞
本発明の回路基板の接続装置は、前記目的を達
成するために、回路基板に対し補助回路基板を重
合状態で電気的に接続する装置であつて、前記回
路基板の部品取付面上に、少なくとも一対のコネ
クタを設けるとともに、前記補助回路基板の部品
取付面に、前記回路基板の各コネクタに対応して
これに接続されるコネクタを配設した構成を要旨
とするものである。
成するために、回路基板に対し補助回路基板を重
合状態で電気的に接続する装置であつて、前記回
路基板の部品取付面上に、少なくとも一対のコネ
クタを設けるとともに、前記補助回路基板の部品
取付面に、前記回路基板の各コネクタに対応して
これに接続されるコネクタを配設した構成を要旨
とするものである。
＜作用＞
前記構成とした本発明の回路基板の接続装置
は、例えば電子計算機システムにおいてメモリを
増設したい場合に、メモリ素子を補助回路基板に
実装してこの補助回路基板を回路基板に重ね合わ
せる状態で取付けるので、メモリ用回路基板を増
やすことなくメモリ容量を増大することができ
る。しかも、回路基板と補助回路基板とを、それ
ぞれの部品取付面を互いに対面させて重ね合わせ
るので、重合状態で接続された両基板の全体を薄
くすることができる。
は、例えば電子計算機システムにおいてメモリを
増設したい場合に、メモリ素子を補助回路基板に
実装してこの補助回路基板を回路基板に重ね合わ
せる状態で取付けるので、メモリ用回路基板を増
やすことなくメモリ容量を増大することができ
る。しかも、回路基板と補助回路基板とを、それ
ぞれの部品取付面を互いに対面させて重ね合わせ
るので、重合状態で接続された両基板の全体を薄
くすることができる。
＜実施例＞
以下、本発明の好ましい一実施例を図面に基い
て詳細に説明する。
て詳細に説明する。
先ず、回路基板ユニツトを示した第４図により
本発明の技術的背景を説明すると、例えば電子計
算機システムにおけるCPU基板、各種制御基板、
メモリ基板等の各種の回路基板１は、シヤーシユ
ニツト２に並列状態に収納されており、何れの回
路基板１も、シヤーシユニツト２内に対に形成さ
れたガイドレール（図示せず）に保持されて着脱
自在に挿入され、それぞれの下端部に設けられた
コネクタプラグ（図示せず）がシヤーシユニツト
１内のマザーボード上のコネクタジヤツク（図示
せず）に接続され、電気的に接続されている。ま
た、メンテナンスに際しては、回路基板１毎にバ
イパス基板を介在させてユニツト２より導出でき
るようになつている。尚、従来においては、メモ
リの増設に際し前述のように増設用の回路基板を
取付けるので、ユニツト２内に相当数の増設用基
板を取付けるためのスペースと接続用の構成を用
意する必要がある。
本発明の技術的背景を説明すると、例えば電子計
算機システムにおけるCPU基板、各種制御基板、
メモリ基板等の各種の回路基板１は、シヤーシユ
ニツト２に並列状態に収納されており、何れの回
路基板１も、シヤーシユニツト２内に対に形成さ
れたガイドレール（図示せず）に保持されて着脱
自在に挿入され、それぞれの下端部に設けられた
コネクタプラグ（図示せず）がシヤーシユニツト
１内のマザーボード上のコネクタジヤツク（図示
せず）に接続され、電気的に接続されている。ま
た、メンテナンスに際しては、回路基板１毎にバ
イパス基板を介在させてユニツト２より導出でき
るようになつている。尚、従来においては、メモ
リの増設に際し前述のように増設用の回路基板を
取付けるので、ユニツト２内に相当数の増設用基
板を取付けるためのスペースと接続用の構成を用
意する必要がある。
このようなユニツト２に収納して取付ける本発
明の回路基板１は、例えばメモリ用回路基板を示
した第１図のような構成になつている。即ち、下
端部には、前述のマザーボードの上のコネクタジ
ヤツクと電気的に接続されるコネクタ３が突設さ
れ、左下部には、RAMチツプ４ａをマトリツク
ス状に配列して基板１に直接半田付けすることに
より標準装置された例えば1Mバイトの容量を有
するRAMチツプ群４が設けられている。そし
て、このRAMチツプ群４の周辺の三箇所に、メ
モリを増設するための取付けエリア５ａ，５ｂ，
５ｃがそれぞれ設けられているとともに、この各
取付けエリア５ａ，５ｂ，５ｃには、それぞれデ
ータバス用コネクタ６ａ，６ｂ，６ｃとアドレス
兼制御バス用コネクタ７ａ，７ｂ，７ｃとが半田
付けにより取付けられており、データバス用コネ
クタ６ａ〜６ｃが水平に位置するアドレス兼制御
バス用コネクタ７ａ〜７ｃに対し所定角度だけ傾
斜されて相互に非平行状態に配設されている。ま
た、各取付けエリア５ａ〜５ｃにおけるそれぞれ
一対のコネクタ６ａ，７ａ，６ｂ，７ｂ，６ｃ，
７ｃは、何れも同一の配置形状になつている。
明の回路基板１は、例えばメモリ用回路基板を示
した第１図のような構成になつている。即ち、下
端部には、前述のマザーボードの上のコネクタジ
ヤツクと電気的に接続されるコネクタ３が突設さ
れ、左下部には、RAMチツプ４ａをマトリツク
ス状に配列して基板１に直接半田付けすることに
より標準装置された例えば1Mバイトの容量を有
するRAMチツプ群４が設けられている。そし
て、このRAMチツプ群４の周辺の三箇所に、メ
モリを増設するための取付けエリア５ａ，５ｂ，
５ｃがそれぞれ設けられているとともに、この各
取付けエリア５ａ，５ｂ，５ｃには、それぞれデ
ータバス用コネクタ６ａ，６ｂ，６ｃとアドレス
兼制御バス用コネクタ７ａ，７ｂ，７ｃとが半田
付けにより取付けられており、データバス用コネ
クタ６ａ〜６ｃが水平に位置するアドレス兼制御
バス用コネクタ７ａ〜７ｃに対し所定角度だけ傾
斜されて相互に非平行状態に配設されている。ま
た、各取付けエリア５ａ〜５ｃにおけるそれぞれ
一対のコネクタ６ａ，７ａ，６ｂ，７ｂ，６ｃ，
７ｃは、何れも同一の配置形状になつている。
また、RAMチツプ群４および各取付けエリア
５ａ〜５ｃを囲むようにメモリ制御用IC８ａが
Ｌ字状に配列して取付けられたIC群８が設けら
れており、このIC群８は、RAMチツプ群４およ
び各ユーザにより個々に増設されるメモリの制御
回路の一部を構成する。
５ａ〜５ｃを囲むようにメモリ制御用IC８ａが
Ｌ字状に配列して取付けられたIC群８が設けら
れており、このIC群８は、RAMチツプ群４およ
び各ユーザにより個々に増設されるメモリの制御
回路の一部を構成する。
前記取付けエリア５ａ〜５ｃに装着するメモリ
増設用の補助回路基板９には、前記RAMチツプ
群４と同一のRAMチツプ１０ａを同一形状に配
置して半田付けして成るRAMチツプ群１０が設
けられているとともに、各取付けエリア５ａ〜５
ｃの各一対のコネクタ６ａ，７ａ，６ｂ，７ｂ，
６ｃ，７ｃに対応して一対のコネクタ１１，１２
が同一形状に配して部品取付面上に設けられてお
り、一方のコネクタ１１にはRAMチツプ群１０
のデータバスが且つ他方のコネクタ１２にはアド
レスバスおよび制御バスがそれぞれ接続されてい
る。
増設用の補助回路基板９には、前記RAMチツプ
群４と同一のRAMチツプ１０ａを同一形状に配
置して半田付けして成るRAMチツプ群１０が設
けられているとともに、各取付けエリア５ａ〜５
ｃの各一対のコネクタ６ａ，７ａ，６ｂ，７ｂ，
６ｃ，７ｃに対応して一対のコネクタ１１，１２
が同一形状に配して部品取付面上に設けられてお
り、一方のコネクタ１１にはRAMチツプ群１０
のデータバスが且つ他方のコネクタ１２にはアド
レスバスおよび制御バスがそれぞれ接続されてい
る。
そして、回路基板１にメモリを増設したい場合
には、第１図の状態から１点鎖線矢印で示すよう
に補助回路基板９を裏返してその部品取付面を回
路基板の部品取付面に対向させ、各コネクタ１
１，１２を例えば取付けエリア５ｂ，５ｃの対応
するコネクタ６ｂ，７ｂ，６ｃ，７ｃに挿入し、
電気的接続状態に取付ける。この取付け状態を示
した第２図から明らかなように、各RAMチツプ
１０ａがコネクタ６ｂ，７ｂ，６ｃ，７ｃの長さ
により両基板１，９間に形成される隙間内に収納
されることになり、メモリ増設における薄型化を
図れる。つまり、第４図において示したようにユ
ニツト２内に縦列される各回路基板１の間隙を有
効に利用することになり、ユニツト２を含む装置
全体の小型化を図ることができる。
には、第１図の状態から１点鎖線矢印で示すよう
に補助回路基板９を裏返してその部品取付面を回
路基板の部品取付面に対向させ、各コネクタ１
１，１２を例えば取付けエリア５ｂ，５ｃの対応
するコネクタ６ｂ，７ｂ，６ｃ，７ｃに挿入し、
電気的接続状態に取付ける。この取付け状態を示
した第２図から明らかなように、各RAMチツプ
１０ａがコネクタ６ｂ，７ｂ，６ｃ，７ｃの長さ
により両基板１，９間に形成される隙間内に収納
されることになり、メモリ増設における薄型化を
図れる。つまり、第４図において示したようにユ
ニツト２内に縦列される各回路基板１の間隙を有
効に利用することになり、ユニツト２を含む装置
全体の小型化を図ることができる。
また、データバス用コネクタ６ａ〜６ｃがアド
レスバス兼制御バス用コネクタ７ａ〜７ｃに対し
傾斜して互いに非平行状態に配設されているか
ら、補助回路基板９の誤挿入によるデータバスと
アドレスバス並びに制御バスとの誤接続を確実に
防止することができる。更に、各取付けエリア５
ａ〜５ｃにおける各一対のコネクタ６ａ，７ａ，
６ｂ，７ｂ，６ｃ，７ｃがそれぞれ同一のピン配
列に形成され、且つ各ピン信号も同一に割当てら
れているので、補助回路基板９を何れの取付けエ
リア５ａ〜５ｃにも接続可能であり、補助回路基
板９の互換性を得ている。更に又、回路基板１の
RAMチツプ群４と各取付けエリア５ａ〜５ｃに
増設される補助回路基板９のRAMチツプ群１０
とが、それぞれのRAMチツプ４ａ，１０ａが同
一形状に配列された構成になつているので、メン
テナンス性にも優れている。
レスバス兼制御バス用コネクタ７ａ〜７ｃに対し
傾斜して互いに非平行状態に配設されているか
ら、補助回路基板９の誤挿入によるデータバスと
アドレスバス並びに制御バスとの誤接続を確実に
防止することができる。更に、各取付けエリア５
ａ〜５ｃにおける各一対のコネクタ６ａ，７ａ，
６ｂ，７ｂ，６ｃ，７ｃがそれぞれ同一のピン配
列に形成され、且つ各ピン信号も同一に割当てら
れているので、補助回路基板９を何れの取付けエ
リア５ａ〜５ｃにも接続可能であり、補助回路基
板９の互換性を得ている。更に又、回路基板１の
RAMチツプ群４と各取付けエリア５ａ〜５ｃに
増設される補助回路基板９のRAMチツプ群１０
とが、それぞれのRAMチツプ４ａ，１０ａが同
一形状に配列された構成になつているので、メン
テナンス性にも優れている。
次に、電気的構成を示した第３図において、第
１図および第２図と同一若しくは同等のものには
同一の符号を付してあり、以下に詳述する。電子
計算機システムのCPU回路１３は、与えられた
命令に従つて各種信号を出力して命令処理を行う
もので、回路基板１のコネクタ３、回路基板１の
各データバス用コネクタ６ａ〜６ｃと各補助回路
基板９のデータバス用コネクタ１１との各接続部
１４ａ，１４ｂ，１４ｃ、回路基板１の各アドレ
スバス兼制御バス用コネクタ７ａ〜７ｃと各補助
回路基板９のアドレスバス兼制御バス用コネクタ
１２との各接続部１５ａ，１５ｂ，１５ｃを介し
て回路基板１のRAMチツプ群４および破線で囲
つた各取付けエリア５ａ〜５ｃにそれぞれ接続さ
れた補助回路基板９の各RAMチツプ群１０に接
続されている。そして、各RAMチツプ群４，１
０には、CPU回路１３から双方向性データバス
D0〜31、下位アドレスデータAL0〜ｎおよびメモリ
の内容の読み出しかメモリにデータを書き込むか
の何れかを示すリード・ライト制御信号Ｒ／Ｗが
供給されているとともに、各RAMチツプ群４，
１０を選択するためのアドレス比較器１６ａ〜１
６ｄから各RAMチツプ群４，１０にチツプ選択
信号Sa〜Sdを供給する。また、スイツチ等で割
付けられた各RAMチツプ群４，１０の先頭アド
レス設定回路１７の出力と、それぞれ増設された
各RAMチツプ群１０の先頭番地と回路基板１の
先頭番地との差を示す予め設定された定数データ
Ｋ１，Ｋ２，Ｋ３とが、加算器１８ａ，１８ｂ，
１８ｃにおいてそれぞれ加算され、この加算器１
８ａ〜１８ｃから出力されるRAMチツプ群４，
１０のアドレスの上位データAa〜Adがアドレス
比較器１６ｂ〜１６ｄに供給される。従つて、各
アドレス比較器１６ｂ〜１６ｄはCPU回路１３
からの上位アドレスデータAH0〜3に対応する
RAMチツプ群１０を選択する。尚、アドレス比
較器１６ａ〜１６ｄ、加算器１８ａ〜１８ｃおよ
び先頭アドレス設定回路１８は第１図のIC群８
により構成されている。
１図および第２図と同一若しくは同等のものには
同一の符号を付してあり、以下に詳述する。電子
計算機システムのCPU回路１３は、与えられた
命令に従つて各種信号を出力して命令処理を行う
もので、回路基板１のコネクタ３、回路基板１の
各データバス用コネクタ６ａ〜６ｃと各補助回路
基板９のデータバス用コネクタ１１との各接続部
１４ａ，１４ｂ，１４ｃ、回路基板１の各アドレ
スバス兼制御バス用コネクタ７ａ〜７ｃと各補助
回路基板９のアドレスバス兼制御バス用コネクタ
１２との各接続部１５ａ，１５ｂ，１５ｃを介し
て回路基板１のRAMチツプ群４および破線で囲
つた各取付けエリア５ａ〜５ｃにそれぞれ接続さ
れた補助回路基板９の各RAMチツプ群１０に接
続されている。そして、各RAMチツプ群４，１
０には、CPU回路１３から双方向性データバス
D0〜31、下位アドレスデータAL0〜ｎおよびメモリ
の内容の読み出しかメモリにデータを書き込むか
の何れかを示すリード・ライト制御信号Ｒ／Ｗが
供給されているとともに、各RAMチツプ群４，
１０を選択するためのアドレス比較器１６ａ〜１
６ｄから各RAMチツプ群４，１０にチツプ選択
信号Sa〜Sdを供給する。また、スイツチ等で割
付けられた各RAMチツプ群４，１０の先頭アド
レス設定回路１７の出力と、それぞれ増設された
各RAMチツプ群１０の先頭番地と回路基板１の
先頭番地との差を示す予め設定された定数データ
Ｋ１，Ｋ２，Ｋ３とが、加算器１８ａ，１８ｂ，
１８ｃにおいてそれぞれ加算され、この加算器１
８ａ〜１８ｃから出力されるRAMチツプ群４，
１０のアドレスの上位データAa〜Adがアドレス
比較器１６ｂ〜１６ｄに供給される。従つて、各
アドレス比較器１６ｂ〜１６ｄはCPU回路１３
からの上位アドレスデータAH0〜3に対応する
RAMチツプ群１０を選択する。尚、アドレス比
較器１６ａ〜１６ｄ、加算器１８ａ〜１８ｃおよ
び先頭アドレス設定回路１８は第１図のIC群８
により構成されている。
いま仮に、電子計算機が第３図に図示した３群
のうち最上位のRAMチツプ群１０をアクセスし
た場合、CPU回路１３からのデータの読み出し
か書き込みかを示すリード・ライト制御信号Ｒ／
ＷとアドレスデータAL，AHとが出力される。こ
こで、アドレス比較器１６ａ〜１６ｄは、出力さ
れた上位アドレスデータAHと、アドレス設定回
路１７と加算器１８ａ〜１８ｃとにより決定され
たRAMチツプ群４，１０のアドレスの上位デー
タAa〜Adとを比較する。この時、上位アドレス
データAHが最上位に図示したRAMチツプ群１０
のアドレスの上位データAbと等しくなるので、
第２のアドレス比較器１６ｂからのみチツプ選択
信号Sbが出力され、最上位に図示するRAMチツ
プ群１０がアクテイブとなり、アクセスできる。
このように、単一の回路基板１にメモリを増設で
きるようにすることにより、メモリ用回路基板の
数を増やすことなくメモリの増設ができ、メモリ
制御回路等も簡単な構成となる。また、メモリ部
となるRAMチツプ群４と制御部を区別して配置
していることにより、回路基板１の機能を容易に
判別でき、メンテナンス性が向上する。
のうち最上位のRAMチツプ群１０をアクセスし
た場合、CPU回路１３からのデータの読み出し
か書き込みかを示すリード・ライト制御信号Ｒ／
ＷとアドレスデータAL，AHとが出力される。こ
こで、アドレス比較器１６ａ〜１６ｄは、出力さ
れた上位アドレスデータAHと、アドレス設定回
路１７と加算器１８ａ〜１８ｃとにより決定され
たRAMチツプ群４，１０のアドレスの上位デー
タAa〜Adとを比較する。この時、上位アドレス
データAHが最上位に図示したRAMチツプ群１０
のアドレスの上位データAbと等しくなるので、
第２のアドレス比較器１６ｂからのみチツプ選択
信号Sbが出力され、最上位に図示するRAMチツ
プ群１０がアクテイブとなり、アクセスできる。
このように、単一の回路基板１にメモリを増設で
きるようにすることにより、メモリ用回路基板の
数を増やすことなくメモリの増設ができ、メモリ
制御回路等も簡単な構成となる。また、メモリ部
となるRAMチツプ群４と制御部を区別して配置
していることにより、回路基板１の機能を容易に
判別でき、メンテナンス性が向上する。
＜発明の効果＞
以上詳述したように本発明の回路基板の接続装
置によると、補助回路基板をコネクタを介して回
路基板に対し重合状態で接続する構成としたの
で、例えば電子計算機システムにおけるユーザの
処理内容の相違によるメモリの増設に適用した場
合、回路基板を新たに設けることなくメモリを増
設することができ、実装構造を極めて簡素化する
ことができ、メンテナンス性が格段に向上する。
しかも、回路基板と補助回路基板とを、それぞれ
の部品取付面を対面させて重ね合わせるので、全
体形状が非常に薄型化する利点がある。
置によると、補助回路基板をコネクタを介して回
路基板に対し重合状態で接続する構成としたの
で、例えば電子計算機システムにおけるユーザの
処理内容の相違によるメモリの増設に適用した場
合、回路基板を新たに設けることなくメモリを増
設することができ、実装構造を極めて簡素化する
ことができ、メンテナンス性が格段に向上する。
しかも、回路基板と補助回路基板とを、それぞれ
の部品取付面を対面させて重ね合わせるので、全
体形状が非常に薄型化する利点がある。
第１図乃至第３図はそれぞれ本発明の回路基板
の接続装置の一実施例を示し、第１図は分解正面
図、第２図は切断側面図、第３図は電気的構成の
ブロツク図、第４図は本発明が適用される基板ユ
ニツトの斜視図である。 １……回路基板、６ａ〜６ｃ，７ａ〜７ｃ……
回路基板のコネクタ、９……補助回路基板、１
１，１２……補助回路基板のコネクタ。
の接続装置の一実施例を示し、第１図は分解正面
図、第２図は切断側面図、第３図は電気的構成の
ブロツク図、第４図は本発明が適用される基板ユ
ニツトの斜視図である。 １……回路基板、６ａ〜６ｃ，７ａ〜７ｃ……
回路基板のコネクタ、９……補助回路基板、１
１，１２……補助回路基板のコネクタ。
Claims (1)
- 【特許請求の範囲】 １ 回路基板に対し補助回路基板を重合状態で電
気的に接続する装置であつて、前記回路基板の部
品取付面上に、少なくとも一対のコネクタを設け
るとともに、前記補助回路基板の部品取付面に、
前記回路基板の各コネクタに対応してこれに接続
されるコネクタを配設したことを特徴とする回路
基板の接続装置。 ２ 前記回路基板と補助回路基板とをそれぞれの
部品取付面を対面させて重合状態に接続時の前記
両基板の各コネクタの接続長さが取付部品の高さ
よりも大きくなるように設定したことを特徴とす
る特許請求の範囲第１項に記載の回路基板の接続
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044573A JPS62202595A (ja) | 1986-02-28 | 1986-02-28 | 回路基板の接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61044573A JPS62202595A (ja) | 1986-02-28 | 1986-02-28 | 回路基板の接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202595A JPS62202595A (ja) | 1987-09-07 |
| JPH0535591B2 true JPH0535591B2 (ja) | 1993-05-26 |
Family
ID=12695244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61044573A Granted JPS62202595A (ja) | 1986-02-28 | 1986-02-28 | 回路基板の接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202595A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019161036A (ja) * | 2018-03-14 | 2019-09-19 | 株式会社リニア・サーキット | 基板ユニットと、それを使用する基板システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587388B2 (ja) * | 1974-09-24 | 1983-02-09 | オオサカヘンアツキ カブシキガイシヤ | シヨウモウデンキヨクシキア−クヨウセツキ |
| JPS6026461U (ja) * | 1983-07-27 | 1985-02-22 | 株式会社リコー | ソ−タ−の偏向部位置決め機構 |
| JPS6022863B2 (ja) * | 1977-02-21 | 1985-06-04 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | テレビジヨンカメラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587388U (ja) * | 1981-07-07 | 1983-01-18 | 株式会社富士通ゼネラル | 配線基板の連結装置 |
| JPS6022863U (ja) * | 1983-07-22 | 1985-02-16 | 富士通株式会社 | モジュ−ル構造 |
| JPS6073268U (ja) * | 1983-10-25 | 1985-05-23 | シャープ株式会社 | 基板連結機構 |
-
1986
- 1986-02-28 JP JP61044573A patent/JPS62202595A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587388B2 (ja) * | 1974-09-24 | 1983-02-09 | オオサカヘンアツキ カブシキガイシヤ | シヨウモウデンキヨクシキア−クヨウセツキ |
| JPS6022863B2 (ja) * | 1977-02-21 | 1985-06-04 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | テレビジヨンカメラ |
| JPS6026461U (ja) * | 1983-07-27 | 1985-02-22 | 株式会社リコー | ソ−タ−の偏向部位置決め機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202595A (ja) | 1987-09-07 |
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