JPS62202594A - 回路基板の接続装置 - Google Patents

回路基板の接続装置

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JPS62202594A
JPS62202594A JP61044572A JP4457286A JPS62202594A JP S62202594 A JPS62202594 A JP S62202594A JP 61044572 A JP61044572 A JP 61044572A JP 4457286 A JP4457286 A JP 4457286A JP S62202594 A JPS62202594 A JP S62202594A
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JP
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circuit board
memory
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JP61044572A
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慎一 福島
吉川 光男
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、主として電子計算機システムにおける回路基
板に例えば増設すべき内部メモリを接続するのに用いる
回路基板の接続装置に関するものである。
〈従来の技術〉 一般的な電子計算機システムにおいては、各ユーザによ
ってそれぞれ処理内容が異るために、各ユーザの要望に
応じて内部メモリを増設できる構成とする必要があり、
この内部メモリの従来の増設手段は、メモリ素子を実装
したメモリ用回路基板を、標準装備の回路基板とは別に
取付けて増設できる構成になっている。
〈発明が解決しようとする問題点) 前述のように内部メモリの増設に際して回路基板を単位
として取付は増設する構成になっているため、回路基板
の枚数が増えてこれの実装構造が複雑となる問題があり
、また、メモリ用回路基板数が増加するために、メンテ
ナンス処理が煩雑となり、更に、ドライバ回路の実装に
おいても複数の基板に設けなければならない等の種々の
問題がある。
〈発明の目的〉 本発明は、このような問題点に鑑みなされたもので、回
路基板数を増加することなく、メモリ素子等を実装した
補助回路基板を回路基板に接続してメモリを増設するこ
とのできる回路基板の接続装置を提供することを目的と
するものである。
〈問題点を解決するための手段〉 本発明の回路基板の接続装置は、前記目的を達成するた
めに、回路基板に対し補助回路基板を重合状態で電気的
に接続する装置であって、前記回路基板の面上に、少な
くとも一対のコネクタを互いに非平行状態に配設すると
ともに、前記補助回路基板に、前記回路基板の各コネク
タに対応してこれに接続されるコネクタを配設した構成
を要旨とするものである。
く作用〉 前記構成とした本発明の回路基板の接続装置は、例えば
電子計W機システムにおいてメモリを増設したい場合に
、メモリ素子を補助回路基板に実装してこの補助回路基
板を回路基板に正ね合せる状態で取(ツげることができ
るので、メモリ用回路基板の数を増やすことなくメモリ
容量を増大することができる。また、回路基板と補助回
路基板とを電気的に接続して補助回路基板を取付ける一
対のコネクタを、互いに非平行状態に配設しであるので
、補助回路基板の回路基板への誤接続を確実に防止でき
るものである。
〈実施例〉 以下、本発明の好ましい一実施例を図面に基づいて詳細
に説明する。
先ず、回路基板ユニットを示した第4図により本発明の
技術的背景を説明すると、例えば電子計算機システムに
おけるcpu基板、各種制御基板。
メモリ基板等の各種の回路基板1は、シャーシユニット
2に並列状態に収納されており、何れの回路基板lも、
シャーシユニット2内に対に形成されたガイドレール(
図示せず)に保持されて着脱自在に挿入され、それぞれ
の下端部に設けられたコネクタプラグ(図示せず)がシ
ャーシユニット1内のマザーボード上のコネクタジャッ
ク(図示せず)に接続され、電気的に接続されている。
また、メンテナンスに際しては、各回路基板l毎にバイ
パス基板を介在させてユニット2より導出できるように
なっている。尚、従来においては、メモリの増設に際し
前述のようにメモリ増設用の回路基板を取付けるので、
ユニット2内に相当数の増設用基板を取付けるためのス
ペースと接続用の構成を用意する必要がある。
このようなユニット2に収納して取付ける本発明の回路
基板1は、例えばメモリ用回路基板を示した第1図のよ
うな構成になっている。即ち、下端部には、前述のマザ
ーボード上のコネクタジャックと電気的に接続されるコ
ネクタ3が突設され、左下部には、RAM千ツブ4aを
マトリックス状に配列して基板1に直接半田付けするこ
とにより標準装備された例えば1Mバイトの容量を有す
るRAMチップ群4が設けられている。そして、このR
AMチップ群4の周辺の三箇所に、メモリを増設するた
めの取付はエリア5a、5b、5cがそれぞれ設けられ
ているとともに、この各取付はエリア5a、5b、5c
には、それぞれデータバス用コネクタ6a、6b、6c
とアドレス兼制御バス用コネクタ?a、7b、7cとが
半田付けにより取付けられており、データバス用コネク
タ6a〜6Cが水平に位置するアドレスバス兼制御バス
用コネクタ7a〜7Cに対し所定角度だけ傾斜されて相
互に非平行状態に配設されている。また、各取付はエリ
ア5a〜5Cにおけるそれぞれ一対のコネクタ6a、7
a、6b、7b、6c、7cは、何れも同一の配置形状
になっている。
また、RAMチップ群4および各取付はエリア5a〜5
cを囲むようにメモリ制御用IC8aがL字状に配列し
て取付けられたICC60設けられており、このICC
60、RAMチップ群4および各ユーザにより個々に増
設されるメモリの制御回路の一部を構成する。
前記取付はエリア5a〜5cに装着するメモリ増設用の
補助回路基板9には、前記RAMチップ群4と同一のR
AMチップ10aを同一形状に配して半田付けして成る
RAMチップ群lOが設けられていると共に、各取付は
エリア5a〜5Cの各一対のコネクタ6a、7a、6b
、7b、6c。
7cに対応して一対のコネクタ11.12が同一形状に
配して部品取付面上に設けられており、一方のコネクタ
11にはRAMチップ群lOのデータバスが且つ他方の
コネクタ12にはアドレスバスおよび制御バスがそれぞ
れ接続されている。
そして、回路基板1にメモリを増設したい場合には、第
1図の状態から1点鎖線矢印で示すように補助回路基板
9を裏返して各コネクタ11.12を例えば取付はエリ
ア5b、5cの対応するコネクタ6b、7b、6c、7
cに挿入し、電気的接続状態に取付ける。この取付は状
態を示した第2図から明らかなように、各RAMチップ
10aがコネクタ6b、7b、6c、7cの長さにより
両基板1.9間に形成される隙間内に収納されることに
なり、メモリ増設における薄型化を図れる。
つまり、第4図において示したようにユニット2内に縦
列される各回路基板1の間隙を有効に利用することにな
り、ユニット2を含む装置全体の小型化を図ることがで
きる。
また、データバス用コネクタ6a〜6Cがアドレス兼接
続バス用コネクタ7a〜7Cに対し傾斜して互いに非平
行状態に配設されているから、補助回路基板9の誤挿入
によるデータバスとアドレスバス並びに制御バスとの誤
接続を確実に防止することができる。さらに、各取付は
エリア5a〜5cにおける各一対のコネクタ6a、?a
、6b。
7b、6c、7cがそれぞれ同一のビン配列に形成され
、且つ各ビン信号も同一に割当てられているので、補助
回路基板9を何れの取付はエリア5a〜5Cにも接続可
能であり、補助回路基板9の互換性を得ている。更に又
、回路基板lのRAMチップ群4と各取付はエリア5a
〜5Cに創設される補助回路基板9のRAMチップ群1
0とが、それぞれのRAMチップ4a、10aが同一形
状に配列された構成になっているので、メンテナンス性
にも優れている。
次に、電気的構成を示した第3図において、第1図およ
び第2図と同−若しくは同等のちには同一の符号を付し
てあり、以下に詳述する。電子計算機システムのCPU
回路13は、与えられた命令にしたがって各−Jtt(
@ 萼を出力して命令処理を行うもので、このCPU回
路13は、回路基板1のコネクタ32回路基板1の各デ
ータバス用コネクタ6a〜6Cと各補助回路基板9のデ
ータバス用コネクタ11との各接続部14a、14b、
14c。
回路基板1の各アドレスバス兼制御バス用コネクタ7a
〜7cと各補助回路基板9のアドレスバス兼制御バス用
コネクタ12との各接続部tSa。
15b、15cを介して回路基板1のRAMチップ群4
および破線で囲った各取付はエリア5a〜5Cにそれぞ
れ接続された補助回路基板9の各RAMチップ群lOに
接続されている。そして、各RAMチップ群4.IOに
は、CPU回路13から双方向性データバスI)o−>
++ 下位アドレスデータAL□xnおよびメモリの内
容の読み出しかメモリにデータを書き込むかの何れかを
示すリード・ライト制御信号R/Wが供給されていると
ともに、各RAMチップ群4,10を選択するためのア
ドレス比較器168〜16dから各RAMチップ群4.
IOにチップ選択信号S a −S dを供給する。又
、スイッチ等で割付けられた各RAMチップ群4.to
の先頭アドレス設定回路17の出力と、それぞれ増設さ
れた各I?AMチップ群10の先頭番地と回路基板lの
先頭番地との差を示す予め設定された定数データKl、
に2.に3とが、加算器18 a、  18 b、  
18 cにおいてそれぞれ加算され、この加算器18a
〜18cから出力されるRAMチ・ノブ群4.10のア
ドレスの上位データA a −y A dがアドレス比
較器16b〜16dに供給される。従って、各アドレス
比較器16a〜16dはCPU回路13からの上位アド
レスデータAHO〜3に対応するR A、Mチップ群I
Oを選択する。面、アドレス比較器16a〜16d、加
算器18a−18cおよび先頭アドレス設定回路18は
第11図のICC60より構成されている。
いま°仮に、電子計算機が第3図に図示する群のうちの
最上位のRAMチップ群10をアクセスした場合、CP
U回路13からデータの読み出しが書き込みかを示すリ
ード・ライト制御信号R/WとアドレスデータAL、A
Hとが出力される。ここで、アドレス比較器16a〜1
6dは、出力された上位アドレスデータAHと、アドレ
ス設定回路17と加算器18a−18cとにより決定さ
れたRAMチップ群4.10のアドレスの上位データA
 a −A dとを比較する。この時、上位アドレスデ
ータAHが最上位に図示したRAMチップ群10のアド
レスの上位データAbと等しくなるので、第2のアドレ
ス比較器16bからのみチップ選択信号sbが出力され
、最上位に図示するRAMチップ群10がアクティブと
なり、アクセスできる。このように、単一の回路基板1
にメモリを増設できるようにすることにより、メモリ用
回路基板の数を増やすことなくメモリの増設ができ、メ
モリ制御回路等も簡単な構成となる。また、メモリ部と
なるRAMチップ群4,10と制御部を区別して配置し
ていることにより、回路基板1の機能を容易に判別でき
、メンテナンス性が向上する。
〈発明の効果〉 以上詳述したように本発明の回路基板の接続装置による
と、補助回路基板をコネクタを介して回路基板に対し重
合状態で接続する構成としたので、例えば電子計算機シ
ステムにおけるユーザの処理内容の相違によるメモリの
増設に適用した場合、回路基板を新たに設けることなく
メモリを増設することができ、実装構造を極めて簡素化
することができ、メンテナンス性が向上する。しかも、
補助回路基板を接続すべき回路基板の一対のコネクタが
、互いに非平行状態に配設されているので、補助回路基
板を回路基板に対し誤接続することがない。
【図面の簡単な説明】
第1図乃至第3図はそれぞれ本発明の回路基板の接続装
置の一実施例を示し、第1図は分解正面図、第2図は切
断側面図、第3図は電気的構成のブロック図、第4図は
本発明が適用される基板ユニットの斜視図である。 1・・・回路基板 6a〜6c、7a〜7C・・・回路基板のコネクタ9・
・・補助回路基板 11.12・・・補助回路基板のコネクタ特許出願人 
    シャープ株式会社代 理 人     弁理士
 西1)新第1図

Claims (2)

    【特許請求の範囲】
  1. (1)回路基板に対し補助回路基板を重合状態で電気的
    に接続する装置であって、前記回路基板の面上に、少な
    くとも一対のコネクタを互いに非平行状態に配設すると
    ともに、前記補助回路基板に、前記回路基板の各コネク
    タに対応してこれに接続されるコネクタを配設したこと
    を特徴とする回路基板の接続装置。
  2. (2)回路基板に、複数枚の補助回路基板をそれぞれ接
    続する取付けエリアを設けるとともに、この各取付エリ
    アに、それぞれ一対のコネクタを同一形状に配して設け
    たことを特徴とする特許請求の範囲第1項記載の回路基
    板の接続装置。
JP61044572A 1986-02-28 1986-02-28 回路基板の接続装置 Granted JPS62202594A (ja)

Priority Applications (1)

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JP61044572A JPS62202594A (ja) 1986-02-28 1986-02-28 回路基板の接続装置

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JPS62202594A true JPS62202594A (ja) 1987-09-07
JPH0535590B2 JPH0535590B2 (ja) 1993-05-26

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JP61044572A Granted JPS62202594A (ja) 1986-02-28 1986-02-28 回路基板の接続装置

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