JPS62128551A - 電子部品のピン配列構造 - Google Patents
電子部品のピン配列構造Info
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- JPS62128551A JPS62128551A JP26856385A JP26856385A JPS62128551A JP S62128551 A JPS62128551 A JP S62128551A JP 26856385 A JP26856385 A JP 26856385A JP 26856385 A JP26856385 A JP 26856385A JP S62128551 A JPS62128551 A JP S62128551A
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- Japan
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- pin
- pins
- processor
- ramic
- printed circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積回路などの外部接続用のピンの配列構造
の改良に関するものである。
の改良に関するものである。
［従来の技術］
従来、例えば２つの集積回路（以下、その規模の大小を
問わずＩＩＣＪと略称する）を、ハ面配線のプリント基
板上で接続する場合には、第３図に示すように双方のＩ
Ｃをプリント基板の裏面に配置する方法と、パッケージ
の相違などの理由により第５図に示すようにプリント基
板の表裏それぞれにＩＣ＠配置する方法とがある。
問わずＩＩＣＪと略称する）を、ハ面配線のプリント基
板上で接続する場合には、第３図に示すように双方のＩ
Ｃをプリント基板の裏面に配置する方法と、パッケージ
の相違などの理由により第５図に示すようにプリント基
板の表裏それぞれにＩＣ＠配置する方法とがある。
まず第３図に示す場合について説明すると、ｆＣ（１）
及びＴＯ（２＞はプリント基板（３）の裏面側に配置さ
れている。第４図には、ＩＣ（１）とＩＣ（２＞の各ピ
ン配列と接続が示されており、ピン（Ａ＞、（Ｂ）、（
Ｃ）、（Ｄ）が各々交差することなく接続されている。
及びＴＯ（２＞はプリント基板（３）の裏面側に配置さ
れている。第４図には、ＩＣ（１）とＩＣ（２＞の各ピ
ン配列と接続が示されており、ピン（Ａ＞、（Ｂ）、（
Ｃ）、（Ｄ）が各々交差することなく接続されている。
次に第５図に示す場合について説明すると、ＩＣ（１）
はプリント基板（４）の裏面側に配置されており、ｒｃ
（２）はプリント基板（／′１〉の表面側に配置されて
いる。第６図には、ＩＣ（１）とＩＣ（２＞の各ピン配
列と接続の様子であってプリント基板（４）の尖部側か
ら児た乙のが示されている。第４図と比較すると、ＩＣ
（２＞のピン配列が鏡面対称の関係になり、ピン（△）
。
はプリント基板（４）の裏面側に配置されており、ｒｃ
（２）はプリント基板（／′１〉の表面側に配置されて
いる。第６図には、ＩＣ（１）とＩＣ（２＞の各ピン配
列と接続の様子であってプリント基板（４）の尖部側か
ら児た乙のが示されている。第４図と比較すると、ＩＣ
（２＞のピン配列が鏡面対称の関係になり、ピン（△）
。
（Ｂ）、（Ｃ）、（Ｄ）を各々接続しようとすると、配
線か交差するので、３本のジャンパ線（５）。
線か交差するので、３本のジャンパ線（５）。
（６）、（７）が各々使用される。
［発明か解決しようとする問題点］
以上のように、従来の電子部品のピン配列構造において
は、プリント基板に対する電子部品の配列の仕方によっ
てはジャンパ線を用いる必要があり、このためプリント
基板のスペースを要し、ジャンパ線の挿入などコスト、
手間かかかるという不都合がある。
は、プリント基板に対する電子部品の配列の仕方によっ
てはジャンパ線を用いる必要があり、このためプリント
基板のスペースを要し、ジャンパ線の挿入などコスト、
手間かかかるという不都合がある。
また、かかる場合においてジャンパ線を用いないように
しようとすると、ＩＣのピンの間にプリントパターンを
形成する必要があるが、ピン間隔か狭い場合にはほとん
ど不可能であり、仮にピンの間隔が広い場合であっても
精度のにいプリント基板を必要とし高価なものとなる。
しようとすると、ＩＣのピンの間にプリントパターンを
形成する必要があるが、ピン間隔か狭い場合にはほとん
ど不可能であり、仮にピンの間隔が広い場合であっても
精度のにいプリント基板を必要とし高価なものとなる。
本発明はかかる点に鑑みてなされたものであり、プリン
ト基板上における電子部品の配列位置にかかわらずジャ
ンパ線の本数を低減して良好な配線を行うことができる
電子部品のピン配列構造を提供することをその目的とす
るものである。
ト基板上における電子部品の配列位置にかかわらずジャ
ンパ線の本数を低減して良好な配線を行うことができる
電子部品のピン配列構造を提供することをその目的とす
るものである。
［間寵点を解決するための手段］
本５を明は、電子部品の複数の接続すべきピンの間に、
少なくとも一つの無信号のあぎピンを設（プたことを特
徴とするものである。
少なくとも一つの無信号のあぎピンを設（プたことを特
徴とするものである。
［作用］
本発明によれば、ジャパ線を使用しないと接、涜できな
いピンは、おきピンを中継して相互に接続される。
いピンは、おきピンを中継して相互に接続される。
［実施例］
以下、添附図面を参照しなから本発明の実施例について
説明する。まず、本発明の第１実施例について第１図及
び第２図を参照しながら説明づる。
説明する。まず、本発明の第１実施例について第１図及
び第２図を参照しながら説明づる。
第１図は、例えば（ｌｌｋピッ（〜のＲＡＭＩＣ（１０
）と、これを単独で使用するプロセラ’ｔ Ｉ Ｃ（１
１）とをプリント基板の同一面側に配置した場合のピン
配列と接続とを示したものである。また、第２図は、プ
ロセッサＩＣ（１１）のみをプリント基板の反対側に配
置した場合のピン配列と接続とを示したものである。
）と、これを単独で使用するプロセラ’ｔ Ｉ Ｃ（１
１）とをプリント基板の同一面側に配置した場合のピン
配列と接続とを示したものである。また、第２図は、プ
ロセッサＩＣ（１１）のみをプリント基板の反対側に配
置した場合のピン配列と接続とを示したものである。
まず第１図の場合について説明すると、プロセラ普すＩ
Ｃ（１１）のピン（Ａ６）、（Ａ５ ＞。
Ｃ（１１）のピン（Ａ６）、（Ａ５ ＞。
（Ａ４＞、（Ａ７＞、（Ａ３）、（Ａ２）、（Ａ１）。
（Ｃ３＞、（ＣＡＳ）、（Ｃ４＞、（Ｄｌ＞。
（Ｃ２）、（ＲＡＳ）は、各々図示の如＜ＲＡＭｒｃ（
１０）の各対応ピンに接続される。プロセッサ゛ＩＣ（
１１）のピン（Ａｏ）、はまずプロセッサＩＣ（１１）
のおきピン（ＮＣ３）に接続され、次にこのピン（ＮＣ
３）がＲＡＭＩＣ（１０）のピン（Ａｏ）に接続される
ことによって対応ピンに対する接続か行なわれている。
１０）の各対応ピンに接続される。プロセッサ゛ＩＣ（
１１）のピン（Ａｏ）、はまずプロセッサＩＣ（１１）
のおきピン（ＮＣ３）に接続され、次にこのピン（ＮＣ
３）がＲＡＭＩＣ（１０）のピン（Ａｏ）に接続される
ことによって対応ピンに対する接続か行なわれている。
次にプロセッサＩＣ（１１）のピン（Ｗ）は、まずプロ
セッサＩ Ｃ（１１） ０）アキＬ：ン（ＮＣ１） ニ
接続ｃｆし、次ニコノピン（ＮＣ１＞がＲＡＭＩＣ（１
０）（７）ピン（〜■）に接続されることによって対応
ピンに対する接続か行われている。
セッサＩ Ｃ（１１） ０）アキＬ：ン（ＮＣ１） ニ
接続ｃｆし、次ニコノピン（ＮＣ１＞がＲＡＭＩＣ（１
０）（７）ピン（〜■）に接続されることによって対応
ピンに対する接続か行われている。
このように、ピン（Ａ。＞、（Ｗ＞の接続はあきピン（
ＮＣ３）、（ＮＣＩ＞を各々利用して行われている。仮
にピン（Ａ。＞、（Ｗ＞を直接接続しようとすると、２
本のジャンパ線が必要となるが、この例では１本のジャ
ンパ線も必要としない。
ＮＣ３）、（ＮＣＩ＞を各々利用して行われている。仮
にピン（Ａ。＞、（Ｗ＞を直接接続しようとすると、２
本のジャンパ線が必要となるが、この例では１本のジャ
ンパ線も必要としない。
次に第２図の場合について説明する。この例では専用の
ＲＡＭＩＣ（１０）とプロセッサＩＣ（１１）との接続
であるから、プロセラ”ノＩ Ｃ（１１）がアクセスす
る任意のアドレスに対し、１対１に対応するメモリセル
が選択されれば十分であり、アドレス信号の入れ換えや
データ信号の入れ換えは任意でおる。ただしこの例では
、ＲＡＭＩＣ（１０）のアドレス信号は、同じ信号線を
２度使って行アドレスと列アドレスを送る方式である。
ＲＡＭＩＣ（１０）とプロセッサＩＣ（１１）との接続
であるから、プロセラ”ノＩ Ｃ（１１）がアクセスす
る任意のアドレスに対し、１対１に対応するメモリセル
が選択されれば十分であり、アドレス信号の入れ換えや
データ信号の入れ換えは任意でおる。ただしこの例では
、ＲＡＭＩＣ（１０）のアドレス信号は、同じ信号線を
２度使って行アドレスと列アドレスを送る方式である。
このため、行アドレスのみに使用しているピン（Ａｏ＞
、（Ａ７）は行アドレスと列アドレスに使用しているピ
ン（Ａ ＞ないしく八〇）と入れ換えることはできな
い。なお（Ｄｌ）ないしくＣ４）はデータ信号用のピン
である。
、（Ａ７）は行アドレスと列アドレスに使用しているピ
ン（Ａ ＞ないしく八〇）と入れ換えることはできな
い。なお（Ｄｌ）ないしくＣ４）はデータ信号用のピン
である。
以上の理由により、第２図に承りように、プロセッサＩ
Ｃ（１１）のピン（Ｄｌ＞、 （ｒ）２ ）。
Ｃ（１１）のピン（Ｄｌ＞、 （ｒ）２ ）。
（Ｃ４＞、（Ｃ３＞、（Ｗ＞、（Ａ１）、（Ａ２）。
（Ａ３ ＞、（Ａ７＞、（Ａ５ ＞、（Ａ６＞（Ａｏ）
は、ＲＡＭＩＣ（１０）のピン（Ｄ ）、（Ｄ４）。
は、ＲＡＭＩＣ（１０）のピン（Ｄ ）、（Ｄ４）。
（Ｄｌ）、（Ｄ２）、（Ｗ＞、（Ａ６）。
（Ａ５ ＞、（Ａ４＞、（Ａ３ ）、（Ａ４）。
（Ａ２＞、（Ａ１＞、（Ａ。＞に各々接続されている。
また、プロセッサＩＣ（１１）のピン（ＣＡｓ）は、あ
きピン（ＮＣ２＞を介してＲＡＭ ＩＣ（１０）の対応
するピンに接続され、プロセッサＩＣ（１１）のピン（
ＲＡＳ）は、あきピン（ＮＣ３）を介してＲＡＭＩＣ（
１０）の対応するピンに接続されている。
きピン（ＮＣ２＞を介してＲＡＭ ＩＣ（１０）の対応
するピンに接続され、プロセッサＩＣ（１１）のピン（
ＲＡＳ）は、あきピン（ＮＣ３）を介してＲＡＭＩＣ（
１０）の対応するピンに接続されている。
以上のように第２図から明らかなように、ピン（ＣＡＳ
）、（ＲＡＳ）の接続は、あきピン（ＮＣ２＞、（ＮＣ
３）を各々利用して行われている。
）、（ＲＡＳ）の接続は、あきピン（ＮＣ２＞、（ＮＣ
３）を各々利用して行われている。
仮にピン（ＣＡＳ）、（ＲＡＳ）を直接接続しようとす
ると、２本のジャンパ線が必要となるが、この例では１
本も必要ない。
ると、２本のジャンパ線が必要となるが、この例では１
本も必要ない。
このＪ：うに本実施例のピン配列構造によれば、異なる
大きさのパッケージを有するＲＡＭＩ Ｃを使用する等
の理由によりプリント基板のいずれの面に１．Ｃを実装
してもジャンパ線が不要である。
大きさのパッケージを有するＲＡＭＩ Ｃを使用する等
の理由によりプリント基板のいずれの面に１．Ｃを実装
してもジャンパ線が不要である。
第７図及び′第８図は、前述した第４図あるいは第６図
のＩＣに対して本発明を適用した場合の実施例である。
のＩＣに対して本発明を適用した場合の実施例である。
第７図と第８図では、ＩＣ（１３）がＩＣ（１２）に対
してプリント基板上の実）？面が異なっている。これら
第７図及び第８図に示すように、ＩＣ（’１２＞のピン
（Ａ）、（Ｃ）間にはあきピン（ＮＣ１＞が設けられて
おり、ピン（Ｄ）、（Ｙ）間にはあきピン（ＮＣ２＞が
設けられており、ピン（Ｃ）、（Ｄ）間にピン（Ｂ）か
設けられてする。
してプリント基板上の実）？面が異なっている。これら
第７図及び第８図に示すように、ＩＣ（’１２＞のピン
（Ａ）、（Ｃ）間にはあきピン（ＮＣ１＞が設けられて
おり、ピン（Ｄ）、（Ｙ）間にはあきピン（ＮＣ２＞が
設けられており、ピン（Ｃ）、（Ｄ）間にピン（Ｂ）か
設けられてする。
第７図の場合には、ＩＣ（１２＞、（１３）ピン（Ｂ）
がＩＣ（１２＞のあぎピン（ＮＣ１）を介して接続され
ており、第８図の場合には、ＩＣ（１２）、（１３）の
ピン（Ｄ）かＩＣ（１２）の必きピン（ＮＣ１）を介し
て接続され、ピン（Ａ）がＩＣ（１２＞のあぎピン（Ｎ
Ｇ２＞を介して接続されている。この例でも同様にジャ
ンパ線は必要とされない。
がＩＣ（１２＞のあぎピン（ＮＣ１）を介して接続され
ており、第８図の場合には、ＩＣ（１２）、（１３）の
ピン（Ｄ）かＩＣ（１２）の必きピン（ＮＣ１）を介し
て接続され、ピン（Ａ）がＩＣ（１２＞のあぎピン（Ｎ
Ｇ２＞を介して接続されている。この例でも同様にジャ
ンパ線は必要とされない。
なお、上記実施例では、ＩＣの接続の場合を示したが、
本発明は何らこれに限定されるものてはなく、他の電子
部品であってもよい。
本発明は何らこれに限定されるものてはなく、他の電子
部品であってもよい。
［発明の効果］
以上説明したように本発明による電子部品のピン配列構
造によれば、プリント基板上における電子部品の配列位
置にかかわらずジャンパ線の本数を低減して良好な配線
を行うことができ、ひいては基板面積の低減、低コスト
化を図ることができるという効果がある。
造によれば、プリント基板上における電子部品の配列位
置にかかわらずジャンパ線の本数を低減して良好な配線
を行うことができ、ひいては基板面積の低減、低コスト
化を図ることができるという効果がある。
第１図及び第２図は本発明の一実施例におけるピン配列
とその接続を示す説明図、第３図はプリント基板の一方
の面側にＩＣを配列した例を示す説明図、第４図は第３
図に示す例のピン配列とその接続を示す説明図、第５図
はプリント基板の両面に各々ＩＣを配列した例を示す説
明図、第６図は第５図に示す例のピン配列とその接続を
示す説明図、第７図及び第８図は本発明の他の実施例に
おけるピン配列とその接続を示す説明図である。 図において、（１）、（２）、（１２）、（１３）はＩ
Ｃ１（３）、（４）はプリント基板、（５）、（６）、
（７）はジャンパ線、（１０）はＲＡＭＩＣ１（１１）
はプロセッサＩＣ１（Ａ＞、（Ｂ）、（Ｃ）、（Ｄ）、
・・・はピンである。 なお、図中同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外 ２名） 第１図 ＋ｏ ： ＲＡＭＩＣ １１ニア’ロセ・プサＩＣ Ａｏ、Ａ ＋・・・：ビン ＮＣＩ 、 ＮＣ２，ＮＣ３・： Ａ−’ピン第２図
とその接続を示す説明図、第３図はプリント基板の一方
の面側にＩＣを配列した例を示す説明図、第４図は第３
図に示す例のピン配列とその接続を示す説明図、第５図
はプリント基板の両面に各々ＩＣを配列した例を示す説
明図、第６図は第５図に示す例のピン配列とその接続を
示す説明図、第７図及び第８図は本発明の他の実施例に
おけるピン配列とその接続を示す説明図である。 図において、（１）、（２）、（１２）、（１３）はＩ
Ｃ１（３）、（４）はプリント基板、（５）、（６）、
（７）はジャンパ線、（１０）はＲＡＭＩＣ１（１１）
はプロセッサＩＣ１（Ａ＞、（Ｂ）、（Ｃ）、（Ｄ）、
・・・はピンである。 なお、図中同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外 ２名） 第１図 ＋ｏ ： ＲＡＭＩＣ １１ニア’ロセ・プサＩＣ Ａｏ、Ａ ＋・・・：ビン ＮＣＩ 、 ＮＣ２，ＮＣ３・： Ａ−’ピン第２図
Claims (2)
- （１）プリント基板の表裏のいずれかに実装されて対応
するピンの接続が行われる複数のピンを有する電子部品
のピン配列構造において、 前記複数のピンの間に少なくとも一つの無信号のあぎピ
ンを設けたことを特徴とする電子部品のピン配列構造。 - （２）前記複数のピン配列のうち、前記あきピンの間に
位置するものの配置が入れ替えられている特許請求の範
囲第１項記載の電子部品のピン配列構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26856385A JPS62128551A (ja) | 1985-11-29 | 1985-11-29 | 電子部品のピン配列構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26856385A JPS62128551A (ja) | 1985-11-29 | 1985-11-29 | 電子部品のピン配列構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128551A true JPS62128551A (ja) | 1987-06-10 |
Family
ID=17460261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26856385A Pending JPS62128551A (ja) | 1985-11-29 | 1985-11-29 | 電子部品のピン配列構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008788A (en) * | 1991-05-09 | 1999-12-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2021159138A (ja) * | 2020-03-30 | 2021-10-11 | 株式会社藤商事 | 遊技機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192058A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| JPS5832656B2 (ja) * | 1976-10-20 | 1983-07-14 | 三菱電機株式会社 | 超音波探触子装置 |
-
1985
- 1985-11-29 JP JP26856385A patent/JPS62128551A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832656B2 (ja) * | 1976-10-20 | 1983-07-14 | 三菱電機株式会社 | 超音波探触子装置 |
| JPS57192058A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008788A (en) * | 1991-05-09 | 1999-12-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2021159138A (ja) * | 2020-03-30 | 2021-10-11 | 株式会社藤商事 | 遊技機 |
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