JPS62188065A - デ−タセパレ−ト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は回転記録媒体から読み出した変調信号を復調
するための、フェーズロックループを具えるデータセパ
レート回路に関する。

（従来の技術） この種のデータセパレート回路は例えば特願昭６０−２
５３８０９号において提案されているものがある。先ず
、この発明の理解を容易にするため、この発明の説明に
先立ち、第４図〜第９図を参照してこの従来提案された
データセパレート回路につき説明する。

第４図は従来のデータセパレート回路の基本構成を示す
ブロック線図であり、主として、例えば光ディスクのよ
うな回転記録媒体からの読出変調信号（ディジタル信号
）Ｍに含まれるセルフクロックを抽出するためのフェー
ズロックループ（以下ＰＬＬと称する）　１００　、　
ＰＬＬ１００を読出変調信号Ｍに含まれる同期信号に同
期してロックさせるための同期回路２００及び抽出され
たセルフクロックを基に復調を行う復調回路３００を具
え、復調信号ＤＭを出力するように構成されている。そ
して、Ｐ　Ｌ　Ｌ　１００は時間遅れ回路１０１、ドロ
ップアウト補償回路付位相比較回路１０２、ループフィ
ルタ１０３、電圧制御発振器１０４及び分周回路１０５
を主として具え、同期回路２００は同期信号検出回路１
０１３及びゲイン切換回路１０７を主として具えている
。

第５図はこのデータセパレート回路のドロップアウト補
償回路付位相比較回路１０２の構成を示すブロック図で
ある。この位相比較回路１０２は、後述するように、こ
れらの各構成成分１１１〜１１６から成り、変調信号Ｍ
’（すなわち読出変調信号Ｍ）及び出力信号０のそれぞ
れの変化点と両信号間の位相関係とからセット信号及び
リセット信号を発生させ、これらセット信号及びリセッ
ト信号に応答して出力信号０の周波数を高めるアップ信
号及び周波数を下げるダウン信号をそれぞれ発生させる
アップ信号及びダウン信号発生部１２０を具え、さらに
、これらアップ信号及びダウン信号を直流レベルに変換
する変換回路すなわちパルス幅直流変換回路１１７を具
える。

第６図（Ａ）及び（Ｂ）はこのデータセパレート回路が
情報を読出そうとする回転記録媒体である光ディスクの
一回転毎に検出される°’ＩＮＤＥＸ’”信号及び光デ
ィスクの基本的な信号フォーマットをそれぞれ示す図で
、このフォーマットにはデータの書込みを再度行うため
の回転変動分吸収領域“ＧＡＰ”　　、ＰＬＬのロック
をかけるための基準信号“５ＹＮＣ”、トラック番号、
セクタ番号等のデータを記録するための領域である“Ｉ
Ｄ　　ＤＡＴＡ″、ユーザのデータを記録するための領
域゛ＵＳＥＲ’Ｓ　　ＤＡＴＡ’“等の信号が基本的な
構成要素として含まれている。

次に、この従来のデータセパレート回路の動作をドロッ
プアウトの無い場合及び有る場合に分けて説明する。

ゝロープア　　　糧　いｊ 第４図に示す回路に読出変調信号Ｍが入力されると、こ
の信号ＭはＰＬＬ１００．同期回路２００及び復調回路
３００にそれぞれ供給され、同期信号検出回路１０６に
よって第６図に示した信号フォーマット中の“５ＹＮＣ
”が検出され、ゲイン検出回路１０７から生ずるゲイン
切換信号ＧＳが位相比較回路１０２及びゲイン切換回路
１０７に供給されてＰ　Ｌ　Ｌ　１００のループゲイン
は大の状態となる。一方、この信号Ｍに対応してＰ　Ｌ
　Ｌ　１００の分周回路１０５から電圧制御回路１０４
の信号が分周されたＶＣＯ出力信号Ｏが位相比較回路１
０２及び復調回路３００に供給される。

Ｐ　Ｌ　Ｌ　１００の時間遅れ回路１０１は、復調回路
３００に入力される読出変調信号Ｍと復調のタイミング
信号（ビット同期をとる信号）となるＶＣＯ分周信号０
との位相関係が最適となるように位相比較回路１０２の
各入力信号間の位相差にオフセットをもたせるため、読
出変調信号Ｍに時間遅延を与えた読出信号Ｍ′を出力す
る回路である。

位相比較回路１０２に読出信号Ｍ′及び出力信号０が入
力されると、その出力であるｖＣＯ制御信号ＣＶはゲイ
ン切換回路１０７及びループフィルタ１０３を経て電圧
制御発振器１０４に入力されてフィードバックループを
形成し、読出変調信号Ｍと分周回路１０５のｖＣＯ出力
信号Ｏとの出力周波数が一致するようになり、その結果
分周回路１０５の出力信号が読出変調信号Ｍに含まれる
−“ＳＹＭＣＩＩに同期するようになり、ＰＬＬのルー
プが瞬時にロックする。“Ｓ　Ｙ　Ｎ　Ｃ”信号の入力
が終わると、同期信号検出回路１０６からのゲイン切換
信号ＧＳによってゲイン切換回路１０７によりループゲ
インが小の状態にされ、よって電圧制御発振器１０４は
’５ＹＮＣ”に同期して発振を続け、ディスクの回転速
度変動に起因するゆるやかな位相変化に対してのみ追従
して動作する。

このように、Ｐ　Ｌ　Ｌ　１００がロック状態となると
、セルフクロックの抽出が始まり、そのタイミングでそ
の後に続く“ＩＤ　　ＤＡＴＡ”或いは“”ＵＳＥＲ’
Ｓ　　ＤＡＴＡ”の変調信号Ｍが復調回路３００で復調
され、よってトラック番号、セクタ番号或いはユーザー
の記録したデータを示す復調信号ＤＭが最終的に得られ
る。

次に、このようなフェーズロックに至る場合の位相比較
回路１０２の動作につき第７図を参照して簡単に説明す
る。

読出変調信号Ｍ（実際には時間遅延した変調信号Ｍ’）
及びｖＣＯ出力信号０が位相比較回路１０２に入力し、
これら両信号の時間的前後関係によって電圧制御発振器
１０４の発振周波数をアップ又はダウンする信号がそれ
ぞれセット／リセットされる０例えば、読出変調信号Ｍ
が出力信号０よりも進相状態にあると（第７図（Ａ））
、この位相比較回路１０２は、信号Ｍの立ち上がり信号
Ｏの立ち下がりより早いので、信号Ｍの立ち上がりでア
ップ信号ＵＰ（位相を進ませる信号）がセットされ、出
力信号０の立ち下がりでアップ信号ＵＰ及びダウン信号
ＤＮ（位相を遅らせる信号）がそれぞれリセットされ、
その結果位相遅れに比例したパルス幅のアップ信号が発
生する。読出変調信号Ｍが出力信号０よりも遅相状態に
あると（第７図（Ｂ））、出力信号０の立ち下がりが読
出変調信号Ｍの立ち上がりより早いので、出力信号Ｏの
立ち下がりでダウン信号ＤＮがセットされ、信号Ｍの立
ち上がりでアップ信号ＵＰ及びダウン信号ＤＮがリセッ
トされ、よって位相進みに比例したパルス幅のダウン信
号ＤＮが発生する。さらに、読出変調信号Ｍが出力信号
０の高いレベルの区間の中央に位置している場合には（
第７図（Ｃ））、両信号Ｍ及びＯは同相であるので、ア
ップ信号ＵＰ及びダウン信号ＤＮともにリセットされる
。そして、これらアップ信号ＵＰ及びダウン信号ＤＮの
パルス幅は直流電圧値に変換された後、この位相比較回
路！０２から出力されるので、後段の電圧制御発振器１
０４にフィードバックがかかり、前述したようにＰ　Ｌ
　Ｌ　１００が入力信号に同期してロックする。

次に、フェーズロック後にドロップアウトが無い場合の
位相比較回路１０２の動作につき第５図及び第８図を参
照して説明する。

変調信号Ｍ’（第８図に例えばｍｌ、ｍ２゜ｍ３で示す
信号）及びｖＣｏ出力信号０が位相比較回路１０２の第
−及び第二変化点検出回路１１１及び１１２にそれぞれ
入力されると、第−及び第二変化点検出回路１１１及び
１１２によって例えば立ち上がりが検出され、第−及び
第二セット信号Ｓｌ及びＳ２がそれぞれ出力される。第
一セット信号Ｓ１はアップ信号用フリップフロップ回路
１１３に入力して第一アップ信号ＵＰＩをセットし、第
二セット信号Ｓ２はダウン信号用フリップフロップ回路
１１４に入力してダウン信号ＤＮをセットする。これら
両信号ＵＰＩ及びＤＮＩはアップ、ダウン信号リセット
回路１１５にそれぞれ入力し、これら両信号が同時に入
力した時この回路１１５から第一リセット信号Ｒ１が出
力されてアップ及びダウン信号用フリップフロップ回路
１１３及び１１４にそれぞれ供給され、第一アップ信号
ＵＰｌ及びダウン信号がそれぞれリセットされる。

この第一アップ信号ＵＰＩはドロップアウト補償信号挿
入回路１１Ｂに入力するが、変調信号Ｍ′にドロップア
ウトが無いため、切換信号ＧＳにより制御して、第一ア
ップ信号ＵＰＩを第二アップ信号ＵＰ２　（位相比較回
路１０２の前述したアップ信号ＵＰ）としてそのままパ
ルス幅直流変換回路１１７へと出力させる。

同様に、ダウン信号ＤＮも、変調信号Ｍ′にドロップア
ウトが無いため、ドロップアウト検出回路１１Ｂ及びド
ロップアウト補償信号用アリツブフロップ回路１１８を
通過して、パルス幅直流変換回路１１７゛に入力する。

アップ信号ＵＰ２は狭いパルスであるので、ｖＣＯ制御
制御信号Ｃ値流レベルは第８図にので示すような時間区
間におけるように、変化しない。

トロープアウト　く 次に、変調信号Ｍ′にドロップアウトが生じた場合の動
作につき説明する。

第８図に破線で示すドロップアウトした変調信号Ｍ′を
ｄｌ、ｄ２とする。ドロップアウトが生じると、第一変
化点検出回路１１１から第一セット信号Ｓ１は生じない
ので、第一アップ信号ＵＰＩも出力されず、従って第一
リセット信号Ｒ１も出力されない。ｖＣＯ出力出力信号
部二変化点検出回路１１２に入力して第二セット信号Ｓ
２を生じ、よってダウン信号ＤＮが出力するが、第一リ
セット信号Ｒ１が発生しないため、このダウン信号ＤＮ
はドロップアウトが終り第一リセット信号Ｒ１が発生す
るまで持続する（第８図に工で示す部分）。

このドロップアウトの状態は、第二セット信号Ｓ２及び
ダウン信号ＤＮに基づいてドロップアウト検出回路１１
８で判定する。この検出回路１１Ｂは、ダウン信号ＤＮ
が発生されたままの状態にあるときに、次の第二セット
信号Ｓ２が入力されると、ドロップアウトの開始を示す
第三セット信号Ｓ３（第８図には示していない）を発生
する。また、ドロップアウトが終了すると、回路１１３
から第一アップ信号ＵＰＩが生ずるので、リセット回路
１１５から第一リセット信号Ｒ１が発生し、よってダウ
ン信号ＤＮが終了する。従って、ドロップアウト検出回
路１１８は、ドロップアウトが終了すると、その後に生
じた第二セット信号Ｓ２が出力された時点ではダウン信
号ＤＮが既にリセットされているので、それを判定して
ドロップアウトの終了を示す第二リセット信号Ｒ２（第
８図には示していない）を出力する。

これら第三セット信号Ｓ３及び第二リセット信号Ｒ２は
ドロップアウト補償信号用フリップフロップ回路１１９
に供給され、第三セット信号Ｓ３でセットされ第二リセ
ット信号Ｒ２でリセットされた第８図に■で示すような
ドロップアウト補償信号ＤＣを出力する。

この補償信号ＤＣはドロップアウト補償信号挿入回路１
１６に供給され、この回路ｔｔｅからはこの信号ＤＣと
第一アップ信号ＵＰＩとの論理和を第二アップ信号ＵＰ
２として第８図に■で示す部分が出力する。

このように、第８図にｄｉ、ｄ２で示すようなドロップ
アウトが生じてｖＣＯ制御制御信号Ｃ値ベルに■で示す
ような変化が生じても、ドロップアウト補償信号ＤＣに
よってすぐに元のレベルに復帰する。この補償信号ＤＣ
を挿入しない場合には、当然のことながら、ｖＣＯ制御
制御信号Ｃ値ベルは第８図に破線で示すように偏移して
しまう。

第８図にｄ３で示すように、ドロップアウトが一回だけ
の場合にも、■で示すダウン信号ＤＮによってＶで示す
ドロップアウト補償信号ＤＣが生じ、従って■で示す第
二アップ信号ＵＰ２が生じるので、前述と同様に、ｖＣ
Ｏ制御制御信号Ｃ値８図に◎で示すように直ちにレベル
復帰するので偏移を起さない。

上述したドロップアウトの補償は、Ｐ　Ｌ　Ｌ　１００
が同期信号に同期しロックした後の緩やかな変動に追従
する場合のみである。

従って、従来提案されている第４図に示す構成のデータ
セパレート回路を用いれば、ドロップアウトが生じても
電圧制御発振器１０４の周波数は偏移せず、読出変調信
号Ｍを原信号のまま復帰し、復調信号ＤＭを得ることが
出来る。

（発明が解決しようとする問題点） この構成のデータセパレート回路であると、前述したよ
うにドロップアウトに電圧制御発振器１０４が追従しな
い構成となっているので、第９図（Ａ）に示すように、
ｖＣＯ出力出力信号対して読出変調信号Ｍ従って時間遅
延した変調信号Ｍ′が一定のタイミングで入力してドロ
ップアラ）ｄ４後の変調信号ｍ４が連続した位相で生じ
る場合には位相関係が正常に保たれていて問題は無い。

しかしながら、第９図（Ｂ）に示すように、ドロップア
ラ）ｄ５後の変調信号ｍ５に位相の不連続が生じると、
ｖＣＯ出力出力信号対間の位相関係が正常でなくなるの
で、このｖＣＯ出力出力信号対−タサンプリングのタイ
ミングとして使用している復調回路３００が誤動作し、
これがため復調信号が誤るという問題点があった。

しかも、このようなドロップアウト後の変調信号Ｍ′の
位相不連続は例えばディスク回転系の一時的な誤動作等
に起因して起り、一旦生ずるとＰＬＬが位相のステップ
状変化に追従するか或いは再度同期を取り直すまで回復
しないので、その間圧しいデータの復調が行われないと
いう問題があった。

この発明の目的は、上述した問題点に鑑み、データ変調
の信頼性の向上を図れるように構成したデータセパレー
ト回路を提供することにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明によれば、デート
セパレート回路を、位相比較回路を含み回転記録媒体か
ら読出した変調信号からセルフクロックを抽出してビッ
ト同期信号を出力するフェーズロックループと、このビ
ット同期信号を用いて変調信号を復調する復調回路とを
具え、この位相比較回路を変調信号に生じたドロップア
ウトを検出してこのドロップアウトの補償を行うように
構成した回路とする。

このデータセパレート回路に、回転記録媒体からの読出
変調信号中のドロップアウト後の位相の不連続を検出す
るロック外れ検出部と、ロック外れが検出された場合に
復調信号に補償信号として例えばフラグを加えるための
補償回路とを設ける。

この場合、このロック外れ検出部を、変調信号及びｖＣ
Ｏ出力信号のそれぞれの変化点間の時間幅が復調回路の
正常動作を保証する一定の長さの基準時間幅以上となっ
た時、位相ロック外れ検出信号を発生する回路として構
成するのが好適である。

また、フェーズロックループには位相比較回路からの制
御信号で制御される周波数の出力信号を生じてこの出力
信号をこの位相比較回路に供給する電圧制御発振器を設
け、さらに、この位相比較回路には、この変調信号及び
ｖＣＯ出力信号のそれぞれの変化点と両信号間の位相関
係とからセット信号及びリセット信号を発生させ、これ
らセット信号及びリセット信号に応答してこの出力信号
の周波数を高めるアップ信号及び周波数を下げるダウン
信号をそれぞれ発生させるアップ信号及びダウン信号発
生部と、これらアップ信号及びダウン信号を直流レベル
に変換する変換回路とを設けるのが好適である。

さらに、位相比較回路は、ドロップアウトの検出及びそ
の補償を行なうため、電圧制御発振器からの出力信号の
例えば−周期以上経た後にダウン信号が検出されないこ
とを検出し、このダウン信号と同一のパルス幅の信号を
補償信号としてアップ信号に付加するように構成するの
が好適である。

（作用） この発明のデータセパレート回路によれば、変調信号の
ドロップアウト後に生じる位相の不連続を、変調信号及
び電圧制御発振器からの出力信号のそれぞれの変化点及
びこれら信号間の時間幅を利用してロック外れを検出し
、ロック外れ検出信号を補償信号として復調信号に付加
する。

（実施例） 以下、図面を参照してこの発明の実施例につき説明する
。

第１図はこの発明のデータセパレート回路の−実施例を
示すブロック図、第２図は位相比較回路を示すブロク図
及び第３図は特に位相比較回路の動作の説明に供する説
明図であり、これら図に示した構成成分及び信号のうち
第４図〜第９図に示した構成成分及び信号と同一のもの
については同一の符号を付して示しである。

この発明においては、データセパレート回路の位相比較
回路１０２′に回転記録媒体からの読出変調信号Ｍ中の
ドロップアウト後の位相の不連続を検出するロック外れ
検出部４００（第２図参照）を設けると共に、このロッ
ク外れ検出部４００によってロック外れが検出された場
合に復調回路３００からの復調信号にフラグ等の補償信
号を加えるためのロック外れ補償回路５０ｏ（第１図参
照）とを設ける。

第１図に示すように、この補償回路５００は位相比較回
路１０２′からのＰＬＬロック外れ検出信号ＬＤ及び■
ＣＯ出力信号０を入力とし、復調回路３００から復調さ
れて出力された復調信号に付加するフラグ等の補償信号
を出力するように構成する。

第２図はこの発明のデータセパレート回路の位相比較回
路１０２′を示すブロック図である。この実施例の場合
には、ＶＣＯ制御信号ＶＣを出力するための第５図に示
した回路構成部分に加えて、ドロップアウト補償回路に
追加してＰＬＬロック外れ検出部４００を具えている。

このロックアウト検出部４００は第一変化点検出回路１
１１から第一セット信号Ｓ１が入力されて第一ウインド
信号Ｗｌを出力する第一ウィンド信号回路４１１　と、
第二変化点検出回路１１２から第二セット信号Ｓ２が入
力されて第二ウィンド信号Ｗ２を出力する第二ウィンド
信号回路４１２と、第−及び第二ウィンド信号Ｗｌ及び
Ｗ２と、アップ、ダウン信号リセット回路１１５からの
第一リセット信号Ｒ１とが入力されて第四セット信号Ｓ
４或は第三リセット信号Ｒ３をそれぞれ出力するロック
外れ検出回路４１３と、両信号Ｓ４及びＲ３に基づいて
Ｐ、ＬＬロック外れ検出信号ＬＤを補償回路５００へ出
力するＰＬＬロック外れ検出用のフリップフロップ回路
４１４　とを具えている。

次に、第３図のタイムチャートを参照してこの位相比較
回路１０２′を説明する。

変調信号Ｍ′にドロップアウトが含まれない場合及び変
調信号Ｍ′に例えばドロップアラ）ｄ６が起り続く変調
信号がｍ６で示すように位相が連続する場合には、第８
図につき既に説明したと同様に動作する。

変調信号Ｍ′に例えばドロップアウトｄ７が起り、これ
に続く変調信号がｍ７で示すように不連続となる場合に
ＰＬＬロック外れを検出する過程につき説明する。

既に説明したように、第−及び第二セット信号５１．３
２は位相差を比較する基準となる信号であり、第一リセ
ット信号Ｒ１はこれらセット信号５１、Ｓ２の到来時点
で発生するパルスであり、この第一リセト信号Ｒ１によ
ってｖＣｏ制御信号Ｃｖ用のアップ信号及びダウン信号
をそれぞれリセットする。

この実施例では、第−及び第二セット信号Ｓｌ、Ｓ２を
第−及び第二ウィンド信号回路４１１及び４１２にそれ
ぞれ入力させると、それぞれに対応して第−及び第二ウ
ィンド信号ｗｔ　、Ｗ２が単発パルスとしてそれぞれ出
力する。第−及び第二ウィンド信号Ｗｌ、Ｗ２の時間幅
τは、復調回路の正しい動作を保証する位相差の値の最
大値によって決まる基準時間幅であるが、例えばデユー
ティ５０とするのが好適である。

ロック外れ検出回路４１３は第−及び第二ウィンド信号
Ｗｌ、Ｗ２及び第一リセット信号Ｒ１の論理積演算で得
られた第三リセット信号Ｒ３出力すると共に、第−及び
第二セット信号Ｗｌ　、Ｗ２の論理和の否定の演算で得
られた第四セット信号Ｓ４をそれぞれ出力する。このよ
うな論理演算によって、このロック外れ検出回路４１３
からは、読出変調信号Ｍ従って時間遅延した変調信号Ｍ
′とｖＣＯ出力信号Ｏとの間の位相差の絶対時間がでよ
り短ければ、第三リセット信号Ｒ３が生じ、またτ以上
であると第四セット信号Ｓ４が生じる。

従って、第３図にｍ６で示すように、ドロップアラ）ｄ
６後に位相の不連続が無ければ第三リセット信号Ｒ３が
現われ、一方ドロップアウトｄ７の後に生ずる変調信号
ｍ７のようにで以上の位相不連続があれば第四セット信
号Ｓ４が現われる。尚、ドロップアウト期間中はどちら
の信号Ｒ３及びＳ４も現われない。

ロック外れ検出用のフリップフロップ回路４１４は、こ
の第四セット信号Ｓ４でセットされかつ第三リセット信
号Ｒ３でリセットされる、ＰＬＬロック外れ検出信号Ｌ
Ｄを生ずる。この検出信号ＬＤは変調信号Ｍ′とｖＣＯ
出力信号０との位相差がτ以上であることを示す信号で
あり、一旦セットされた後はＰ　Ｌ　Ｌ　１００の電圧
制御発振器１０４が追従して、第３図にｍ８で示す変調
信号Ｍ′の後のように、位相遅れ時間τ′がτ以下とな
った後に始めてリセットされる。

このような過程を経て、第１図に示す位相比較回路１０
２′から生じたＰＬＬロック外れ検出信号ＬＤがＰＬＬ
ロック外れ用の補償回路５００に入力し、この信号ＬＤ
とｖＣＯ出力出力信号軸基づいてこの補償回路５００か
ら復調回路３００の復調出力信号にフラグ、その他の任
意の形の一定の補償信号を挿入する。

このように、補償信号が付加された復調信号は・後段の
図示されていない復号回路でこの補償信号を検出して復
調の誤りの訂正能力を向上させることが出来る。

尚、上述した実施例では、回転情報記録媒体として光デ
ィスクについて説明したが、この発明は光デイスク以外
の回転情報記録媒体にも適用することが出来る。

又、上述したロックアウト検出部４００を構成する各回
路及びロックアウト外れ補償回路５００は従来の電子回
路技術を用いて構成することが出来る。

また、上述したデータセパレート回路の構成は単なる一
例であって、この構成に限定さえるものではなく、他の
構成すなわちフェーズロックループを具え１回転記録媒
体から読出した変調信号中のセルフクロックを抽出し、
抽出したセルフクロックを同期信号として復調を行う回
路構成であればこの発明を適用することが出来る。

（発明の効果） 上述した説明からも明らかなように、この発明のデータ
セパレート回路によれば、回転情報記録媒体から読出さ
れる変調信号を復調する際に、変調信号にドロップアウ
トが含まれていても、従来と同様に電圧制御発振器の発
振周波数を補償して復調を正しく行うように出来ると共
に、ドロップアウト後に読出し変調信号に位相の不連続
点があっても、セルフクロックの抽出の誤動作を検出す
るので、復調信号の補償を行うことが可能となる。

また、この発明のデータセパレート回路によれば、ドロ
ップアウト後の読出し変調信号の位相の不連続点の有無
を確実に検出することが出来るので、変調信号を誤り訂
正符号の復調回路に送るように構成する場合には、復調
信号にデータの誤りを示すフラグを付加することによっ
て誤り訂正能力を向上させることが出来る。

従って、この発明のデータセパレート回路によれば１回
転記録媒体から読出された変調信号の復調の信頼性の向
上を図ることが出来る。

【図面の簡単な説明】

第１図はこの発明のデータセパレート回路の一実施例を
示すブロック図、 第２図は第１図のデータセパレート回路の一部を構成す
る位相比較回路の一実施例を示すブロック図、 第３図は第２図の位相比較回路の動作を説明するための
動作説明図、 第４図は従来提案されているデータセパレート回路のブ
ロック図、 第５図は第４図の位相比較回路のブロック図、第６図は
信号のフォーマット図、 第７図は第４図のデータセパレート回路の動作説明図、 第８図は第５図の位相比較回路の動作説明図、第９図は
第４図のデータセパレート回路の説明図である。 １００・・・ＰＬＬ、　　　　１０１・・・時間遅れ回
路１０２、１０２’・・・位相比較回路 １０３・・・ループフィルタ、１０４・・・電圧制御発
振器１０５・・・分周回路、１０８・・・同期信号検出
回路１０７・・・ゲイン切換回路 １０・・・第一変化点検出回路 １１２・・・第二変化点検出回路 １１３・・・アップ信号用フリップフロップ回路１１４
・・・ダウン信号用フリップフロップ回路１１Ｂ・・・
ドロップアウト補償信号挿入回路１１７・・・パルス幅
直流変換回路 １１８・・・ドロップアウト検出回路 １１９・・・ドロップアウト補償信号用フリップフロッ
プ回路 １２０・・・アップ信号及びダウン信号発生部２００・
・・同期回路、　　　３００・・・復調回路４００・・
・ロック外れ検出部

Claims (2)

【特許請求の範囲】
1. （１）位相比較回路を含み回転記録媒体から読出した変
   調信号からセルフクロックを抽出してビット同期信号を
   出力するフェーズロックループと、該ビット同期信号を
   用いて前記変調信号を復調する復調回路とを具え、前記
   位相比較回路を前記変調信号に生じたドロップアウトを
   検出して該ドロップアウトの補償を行うように構成して
   成るデータセパレート回路において、 前記位相比較回路に設けられ前記フェーズロックループ
   の位相ロック外れを検出して位相ロック外れ検出信号を
   出力するロック外れ検出部と、該位相ロック外れ検出信
   号に応じて前記復調回路からの復調信号に補償信号を加
   えるためのロック外れ補償回路と を具えることを特徴とするデータセパレート回路。
2. （２）前記フェーズロックループは前記位相比較回路か
   らの制御信号で制御される周波数の出力信号を生じて該
   出力信号を該位相比較回路に供給する電圧制御発振器を
   具え、 前記位相比較回路は、前記変調信号及び出力信号のそれ
   ぞれの変化点と両信号間の位相関係とからセット信号及
   びリセット信号を発生させ、これらセット信号及びリセ
   ット信号に応答して前記出力信号の周波数を高めるアッ
   プ信号及び該周波数を下げるダウン信号をそれぞれ発生
   させるアップ信号及びダウン信号発生部と、該アップ信
   号及びダウン信号を直流レベルに変換する変換回路とを
   具え、 前記ロック外れ検出部は、前記変調信号及び出力信号の
   前記変化点間の時間幅が基準時間幅以上となった時、位
   相ロック外れ検出信号を発生する回路構成とした ことを特徴とする特許請求の範囲第１項記載のデータセ
   パレート回路。