JPS62175849A

JPS62175849A - 入出力制御装置

Info

Publication number: JPS62175849A
Application number: JP61018787A
Authority: JP
Inventors: Katsumi Hashimoto; 橋本　克己
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-01-29
Filing date: 1986-01-29
Publication date: 1987-08-01
Also published as: JPH0476147B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、中央処理装置と複数の周辺装置との間にあっ
て、中央処理装置と各周辺装置との入出力情報をメモリ
に一時、記憶し各装置に配信する制御部と、各周辺袋は
ごとに分散して周辺装置との通信を行う回線対応部と、
前記制御部と回線対応部を接続するバスとからなる入出
力制御装置に関する。

〔従来の技術〕

第２図はコンピュータの周辺袋ごとしてファクシミリ端
末を使用する場合で、ホストコンビュータと周辺装置と
の間にある従来の入出力制御装置の構成を示すブロック
図である。

この入出力制御装器は、マイクロプロセッサ２４とバス
２７で接続された。ホストコンピュータとのインタフェ
ース回路２１とメモリ２２とバス制御回路２３と画信号
変換回路２５とバス拡張回路２６とからなり、ホストコ
ンピュータから受信したファクシミリ電文をファクシミ
リ信号に変換し回線対応に送出する多重ファクシミリ信
号変換部２と、ファクシミリ信号用モデム３２．．３２
２．・・・、３２ｎおよびこれを制御するモデム制御回
路３１１．３１２．・・・、３１ｎとからなり、ファク
シミリ端末との通信を制御する回線（回線番号＃Ｏ，＃
１．・・・、＃ｎ−１）対応に分散したファクシミリ制
御部３１＋　３２＋・・・、３Ｔ＋と、多重ファクシミ
リ信号変換部２とファクシミリ制御部３．、３２．・・
・＋３１を接続するバス４とから構成されており、多重
ファクシミリ信号変換部２でファクシミリ信号に変換さ
れた電文はメモリ２２の回線対応に割当てられた領域に
格納される。この場合、ファクシミリ制御部３１＋　３
２＋・・・、３Ｔｌは、当該回線の電文をファクシミリ
端末に出力するため、前記電文の格納されている領域の
アドレスを順次バス４のアドレスバスに出力し、メモリ
２２より電文を読出すようになっていた。

〔発明が解決しようとする問題点〕

上述した従来のファクシミリのための入出力制御装置は
、多重ファクシミリ信号変換部２の中においては、メモ
リ２２における電文格納領域が回線毎に一対一に定めら
れて、ファクシミリ制御部３の各回線に送出すべき電文
は各領域の先頭アドレスで管理されるようになっている
ので、何らかの障害で回線番号と前記アドレスの対応が
乱れると、他回線に出力すべき電文が誤って出力されて
しまうという欠点がある。

〔問題点を解決するための手段〕

本発明の入出力制御装置は、制御部と回線対応部とでデ
ータの送受信を行うときに、各回線対応部に対応してあ
らかじめ定められた識別符号が制御部により書込まれる
レジスタと、制御部のデータ出力回路からバスに出力さ
れるデータのビット個数分設けられ、一方の入力端子に
データの各ビットが入力し、他方の入力端子にレジスタ
の各出力が入力し、出力端子がバスに接続された第１の
排他的論理和回路群と、当該回線対応部に対して予め定
められた前記識別符号を出力する論理回路と、前記デー
タのビット個数分設けられ、一方の入力端子にバス上の
前記データの各ビー／　トが入力し、他方の入力端子に
論理回路の各出力が入力し、出力端子が制御部のデータ
入力回路に接続された第２の排他的論理和回路群を有す
る。

従って、制御部の回線対応部に対応したアドレスに格納
されたデータが正しく該回線対応部に出力されるよう接
続されているとき、データは、第１の排他的論理和回路
群において、該回線対応部に対し設定された識別符号に
よりレジスタより１°”の入力を与えられた第１の排他
的論理和回路へ入力するデータのビットは反転される。

この工ないし複数のビットが反転させられたデータは第
２の排他的論理和回路群において論理回路がギ一か／７
−１鰻亡１六ビ１１．トごンに填１の堆仙的論理和回路
に与えられたと同じ識別符号が論理回路より第２の排他
的論理和回路に与えられるので第１の排他的論理和回路
群において反転されたデータのビットはもとにもどされ
ることによりデータは復元される。しかしデータが誤っ
た回線対応部に出力された場合は第１の排他的論理和回
路群１こ与えられた識別符号と第２の排他的論理和回路
群に与えられた識別符号とが対応しないため情報は正読
出来ず、誤った回線対応に出力された情報の理解を妨害
できる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図（ａ）、（ｂ）はそれぞれ本発明の入出力制御装
置の一実施例を構成する画信号出力回路、画信号入力回
路のブロック図である。

画信号出力回路、画信号入力回路はそれぞれ。

周辺装置が複数のファクシミリ端末である場合の第２図
の従来の入出力制御装置の多重ファクシミリ信号変換部
２のバス拡張回路２６、ファクシミリ制御部３に設けら
れる。

画信号出力回路は、バス２７のデータバスに接続される
入力端子５１．．５１２．・・・、５１．と、バス４の
データバスに接続される出力端子５８．　、５Ｂ□、・
・・。

５８Ｉｆｌと、クロックが印加されるクロック端子５３
と、バッファ制御信号が印加されるバッファ制御信号端
子５４と、入力端子５１．．５１２．・・・、５１．と
クロック端子５３とが接続されたレジスタ５５と、入力
端子ｓｔ、、！５ｈ、・・・、５１．がそれぞれその一
方の入力端子に接続され、レジスタ５５の出力がそれぞ
れ他の入力端子に接続された第１の排他的論理和回路５
Ｂ、　、　５８２．・・・、５６曽と、バッファ制御信
号により制御され、第１の排他的論理和回路５Ｂ、、５
［！２．・・・。

５６１、ｌの出力を受け、出力端子５８．．５８２．・
・・、５８．に出力する第１のバッファ５７を有する。

なお、クロック端子５３とバッファ制御信号端子５４は
バス拡張回路２６内の制御回路に接続されている。

画信号入力回路は、バス４のデータバスに接続された入
力端子ｅｔ、　、ａｔ２．・・・、　ａｔｌｌと、モデ
ム制御回路３１．．３１２．・・・、３１ｎのデータ入
力端子に接続された出力端子５８．．５８２．・・・、
５８．と１励信号読出し時にバス４に出力するメモリ２
２の画信号格納アドレスの上位ヒツトを入力し当該ファ
クシミリ制御部３１．３２＋・・・＋３１に対応する回
線番号＃ｏ。

＃ｌ、・・・、＃ｎ−１に１対１で対応した識別符号を
出力する論理回路Ｂ５と、入力端子８１．、ｆｌ１２．
・・・。

８１、が接続される第２のバッファ８３と、論理回路８
５の出力がそれぞれ一方の入力端子に接続され。

第２のバッファ８３の出力が他方の入力端子に接続され
、その出力が出力端子８７．、Ｅｉ７２．・・・、６７
１に接続された第２の排他的論理和回路８Ｂ、　、　ｅ
ｓ２．・・・。

６６、を有する。

次に、本実施例の動作を、ファクシミリ制御部３の＃０
回線に多重ファクシミリ信号変換部２より画信号を送出
する場合について説明する。

多重ファクシミリ信号変換部２のマイクロプロセッサ２
４はファクシミリ制御部３に画信号の送出をバス４を介
して指示した後レジスタ５５に回線番号＃０に１対ｌで
対応した識別符号（ｉ　ｏ　ｉ　ｏ・・・１０）Ｂを書
込む、ファクシミリ制御部３は、多重ファクシミリ信号
変換部２より画信号送信の指示を受信するとあらかじめ
多重ファクシミリ信号変換部２より通知されている当該
回線＃Ｏの電文が格納されている多重ファクシミリ信号
変換部２のメモリ２２のアドレスをバス４のアドレスバ
スに出力し、メモリ２２より読出した画信号をマイクロ
プロセッサ２４のバス２７と画信号出力回路の第１の排
他的論理和回路５［１，，５［１２，・・・、５Ｇ、、
第１のバッファ５７とバス４と画信号入力回路の第２の
バッファ６３、第２の排他的論理和回路ｅｅ、、ｅｅ２
．・・・。

６６Ｉ１１とを経由して受信する。

画信号が第１の排他的論理和回路５Ｂ、　、５８２．・
・・。

５ＥｌｅＩを通過する際、第１の排他的論理和回路５８
１゜５Ｂ７．・・・、５６ＩＩｌの他方の入力端子に、
レジスタ５５に書き込まれた回線番号識別符号に応じて
論理ｌが入力されているところでは画信号は反転されて
出力される。すなわち１回線番号＃Ｏに対して回線信号
出力回路の出力端子５８．．５８２．・・・、５８．に
出力される画信号は出力端子５８１から１ビツトおきに
反転されて出力される。前記画信号がファクシミリ制御
部３に接続された画信号入力回路の第２のバッファ６３
を通って第２の排他的論理和回路８６１゜６８２、・・
・、６６、を通過する際、第２の排他的論理和回路８Ｂ
、　、　ｆ３８２．・・・、　８８．１の他方の入力端
子には論理回路８５からの回線番号＃０の回線番号識別
符号が与えられているので１励信号出力回路で反転され
た画信号は再び反転されてもとの画信号にもどされる。

ここで、論理回路６５は当該ファクシミリ制御部がバス
４に出力する回線ごとに異なるアドレスの上位ビットを
入力し回線番号にｌ対ｌで対応したあらかじめ定められ
た回線番号識別符号を出力するようになっている。従っ
て、回線番号とメモリ２２の電文格納アドレスとの対応
が正しい場合には第２の排他的論理和回路８１３．．８
８２．・・・、　ｅｅｌＩｌの出力にはメモリ２２から
読出されたもとの画信号に復元された画信号が表われる
。しかし、もし何らかの障害により回線番号とメモリ２
２の電文格納アドレスとの対応が乱れた場合にはレジス
タ５５に書き込まれた回線識別符号と論理回路６５によ
ってアドレス信号から作り出された回線番号識別符号が
異なることになり、第２の排他的論理和回路６６、。

８８２、・・・、　Ｂｅｆｆ１（７）出力のいくつかの
ビットが反転されたま−となる。よってこの画信号をフ
ァクシミリ端末に送信すると、画信号としてモディファ
イドハフマン符号を使用するＧ３ファクシミリでは、フ
ァクシミリ端末において復号エラーとなり通信異常とな
る。また、２値打号を使用するＧ２ファクシミリではフ
ァクシミリ端末に記録される画面番こ縦縞の線が表われ
、画面を正読することができなくなる。

本実施例では多重ファクシミリ信号変換部２からファク
シミリ制御部３１．３２．・・・、３ｎに向けてデータ
を送出する例を示したが、逆にファクシミリ制御部３．
、３２．・・・、３ｎから多重ファクシミリ信号変換部
２に向けてデータを送出する場合についても多重ファク
シミリ信号変換部２およびファクシミリ制御部３１．３
２．・・・＋３１＋にデータのビット個数分の排他的論
理和回路をそれぞれもう１組追加することにより可能で
ある。

〔発明の効果〕

以上説明したように本発明は、制御部からデータが回線
対応部に出される際に、該回線対応部に対応した識別符
号でデータを変換し回線対応部では該識別符号で変換さ
れたデータを回線対応部に対応した識別符号で復元する
ことにより、万一装置の障害により他回線のデータが送
出されても回線対応部では通信異常となったりデータの
理解が不可能となるため、情報の漏洩を妨害できる効果
がある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）はそれぞれ本発明の入出力制御装
設の一実施例を構成する画信号出力回路、画信号入力回
路のブロック図、第２図は周辺装置が複数のファクシミ
リ端末である場合の従来の入出力制御装置のブロック図
である。５１、〜５！、・・・入力端子、６１、〜８１ｆｆｌ・・・入力端子、５８、〜５８Ｉｌ・・・出力端子、８７、〜６７、・・・出力端子。５６１〜５６１・・・第１の排他的論理和回路。６８１〜６６、・・・第２の排他的論理和回路、５５・
・・レジスタ、６５・・・論理回路、５７・・・第１のバッファ、６３・・・第２のバッファ、５３・・・クロック端子、Ｇ２・・・バッファ制御信号。５４・・・バッファ制御信号端子、８４１〜６４□・・・入力端子。

Claims

【特許請求の範囲】中央処理装置と複数の周辺装置との間にあって、中央処
理装置と各周辺装置との入出力情報をメモリに一時、記
憶し各装置に配信する制御部と、各周辺装置ごとに分散
して周辺装置との通信を行う回線対応部と、前記制御部
と回線対応部を接続するバスとからなる入出力制御装置
において、制御部と回線対応部とでデータの送受信を行うときに、
各回線対応部に対応してあらかじめ定められた識別符号
が制御部により書込まれるレジスタと、制御部のデータ出力回路からバスに出力されるデータの
ビット個数分設けられ、一方の入力端子にデータの各ビ
ットが入力し、他方の入力端子にレジスタの各出力が入
力し、出力端子がバスに接続された第１の排他的論理和
回路群と、当該回線対応部に対して予め定められた前記識別符号を
出力する論理回路と、前記データのビット個数分設けられ、一方の入力端子に
バス上の前記データの各ビットが入力し、他方の入力端
子に論理回路の各出力が入力し、出力端子が制御部のデ
ータ入力回路に接続された第２の排他的論理和回路群を
有することを特徴とする入出力制御装置。