JPS62171A - 再生水平同期信号発生装置 - Google Patents
再生水平同期信号発生装置Info
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- JPS62171A JPS62171A JP14078885A JP14078885A JPS62171A JP S62171 A JPS62171 A JP S62171A JP 14078885 A JP14078885 A JP 14078885A JP 14078885 A JP14078885 A JP 14078885A JP S62171 A JPS62171 A JP S62171A
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- timing
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- synchronizing signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[産業上の利用分野]
本発明は、ビデオ複合同期信号から水平同期信号を分離
、抽出する再生水平同期信号発生装置に関する。
、抽出する再生水平同期信号発生装置に関する。
【従来の技術1
再生ビデオ信号から分離された複合同期信号は、水平、
垂直出力として分離、抽出されてブラウン管のビーム]
−向に供され、ビデオディスクブレー17のスピンドル
ターボなど、周波数副部と位相制御を行うための制御パ
ルスとして水平同期信号が使用される。 このための複合同期信号から水平同期信号、垂直同期信
号を分離するには、両者の周波数成分の差を利用し、垂
直同期信号は積分回路によって分離し、水平同期信号は
高域フィルタになる微分回路によって分離する。このう
ち水平出力の分離は、微分回路により行われるため、高
周波成分を含んだ雑音が水平同期信号に含まれ、不要な
′11@パルスの発生(ドロップイン)や、正規の同期
信号消滅(ドロップアウト)で同期の乱れを起こすおそ
れがある。 そこで従来から、分離した水平同期信号に自動周波数制
御(AFC)回路が用意される。このAFC回路は、分
離された水平同期信号と、A F C回路の出力とを位
相弁別回路によって位相差を検出し、この位相差信号を
積分回路で平滑して水平発振回路の発振周波数制御信号
とし、水平発振回路の出力から水平出力回路に雑音成分
を除去した水平同期信号を得るというフェーズ・ロック
・ループ(PLL)に構成されている。 【発明が解決しようとする問題点1 従来のAFC回路では、アナログ回路構成になって各回
路の利得、?W域幅等の定数が設定されるため、調整、
設定個所が多く;また、安定動作を得るのが難しいもの
であった。また、テレビ電波同期信号の周波数が安定し
たものに限られ、同期信号周波数の変動による誤動作を
発生し易く、ビデオディスクプレー1フ等から得る水平
同期信号には同期の乱れを起こづおそれがあった。さら
に、垂直帰線消去期間に挿入される等化パルスの除去に
は従来から単安定マルチバイブレータが使用されるが、
ノイズによって単安定マルチバイブレータが誤動作し、
等化パルスの確実な除去ができない問題があった。 【問題点を解決するための手段) 本発明は、上記問題点に鑑みてなされたもので、複合同
期信号のエツジを検出し、このエツジパルスをPLL回
路の位相比較入力とし、PLL・回路の電圧制御発振器
にはエツジパルスの整数倍の発掘周波数を得るようにし
、この電圧制御発振器の出力の分周信号から位相同期パ
ルスを1qると共に、第1.第2.第3のタイミングパ
ルスを得、前記エツジパルスに第1のタイミングパルス
でゲートをかけ、このゲート出力と第2のタイミングパ
ルスの論理和をとって水平同期信号の前縁を設定するこ
とでエツジパルスの欠落を第2のタイミングパルスで補
充し、第3のタイミングパルスで水平同期信号の後縁を
設定するように構成されている。 【実 施 例】 以下、本発明の一実施例を第1図を参照して説明する。 まず、図において符号1はエツジ検出回路であり、この
エツジ検出回路1は、複合同期信@C−8YNCを入力
としてそのエツジ信号(微分と波形整形)を骨、次段の
禁止区間グー1〜2でのゲート漏れを防止する。禁止区
間ゲート2はエツジ信号を入力とし、この信号から!1
帰線消去期間での等化パルス除去を行う。次段の位相比
較器3は、ローパスフィルタ4 、 VCO(電圧制御
発振器)5.カウンタ6、タイミングパルス発生回路7
とによってPLL回路を構成し、禁止区間ゲート2の出
力になる水平同期エツジパルスとPLL回路の同期パル
スとを位相比較する。ローパスフィルタ4は位相比較出
力を平滑し、そのカットオフ周波数がPLLの応答域を
決め、電圧制御発振器5はローパスフィルタ4の出力に
比例した周波数(水平同期エツジパルスの整数倍の周波
数)で発振し、カウンタ6は電圧制御発(辰器5の出力
を計数分周し、タイミングパルス発生回路7は、カウン
タ6の各桁出力のデコードによって禁止区間ゲート・2
へのゲートパルス、位相比較器3への同期パルス、ゲー
ト回路8 J3よび出力パルス生成回路9へのゲート区
間パルス、ゲート後端の補充パルス、出力パルス後端を
示すパルスを発生する。 ゲート回路8はエツジ検出回路1の出力になるエツジ信
号を入力どし、このエツジ信号からノイズ除去および等
化パルス除去を行う。出力パルス生成回路9はゲート回
路8の出力を入力とし、補充パルスを前端とし、後端を
後端パルスとした出力幅の水平同期信号出力H−S Y
N Cを1qる。 以上の構成の動作を、第2図ないし第5図を参照して詳
細に説明する。 第2図は第1図の各部タイムチャートを符号B〜Nで対
応づけて示し、電圧制御発振器5の発振周波数を水平同
期信号の8倍の周波数とし、位相比較器2は簡単なR−
Sフリップ70ツブとし、水平同期エツジパルスとPL
Lの同期パルスとは位相差が180度ずれた状態でロッ
クするものとし、ゲート幅は水平同期エツジパルスの前
後にそれぞれ水平同期信号周期の1/8とする場合であ
る。 電圧制御発振器5の出力Fは、カウンタ6 によって1
/2.1/4.1/8の分周信号に変換され、これら分
周信号からタイミングパルス発生回路7の出カド1は、
1!2分周信号幅でかつ等化パルスタイミングにされて
禁止区間ゲート2による等化パルス除去を行う。また、
タイミングパルス発生回路7の出力■は、信号Fの幅で
かつ等化パルスタイミングにされて位相比較器3の比較
パルスになる。同様にゲートパルスJは、水平同期エツ
ジパルスタイミングを中心とした174分周信局留にさ
れ、補充パルスには、ゲートパルスの後縁で信号Eの幅
にされ、出力後端パルスLは、水平同期パルス出力H−
8YNCの後縁タイミングで信号Fの幅にされる。 今、エツジ検出回路1の出力Bが図示のように垂直帰線
消去期間で等化パルスを含む複合同期信号のエツジ検出
信号とすると、禁止パルスHがハイレベル区間で禁止区
間ゲート2が閉じられ、その出力Cは等化パルスを除去
した波形になる。このとき、PLL回路のオフセットや
微小なジッタによってパルスHよりも等化パルスに早い
部分があると、出力Cには等化パルス位置でヒゲが発生
することがあるが、次段の位相比較器3ではヒゲよりも
信号1の比較パルスの方が必ず後になるため、何等問題
は生じない。 位相比較器3は、出力Cと■とによってフリップフロッ
プ動作して出力O1!i:Wる。この出力りはローパス
フィルタ4を経て平滑され、電圧制御発振器5の出力周
波数を制御Iする。ここで、出力Cのパルスが周波数が
高くなって前にずれたとき、出力りはハイレベル期間の
デユーティ比が大きくなって電圧制御発振器5の出力周
波数を上げ、出力Cの周波数に追従して同期が確保され
る。 次に、水平同期信号の出力部になるゲート回路8は、ゲ
ートパルスJによって水平同期エツジパルスBにゲート
がかけられ、前記ゲートパルスJ期間のエツジパルスM
を得る。出力パルス生成回路9は、エツジパルスMと補
充パルスにおよび後端パルスLによって出力Nになる水
平同期信号H−8YNCjr得る。このゲート処理は第
3図ないし第5図に示す。 出力パルス生成回路9は、例えばR−Sフリップフロッ
プで構成され、エツジパルスM (=B・J)と補充パ
ルスにの論理和(B−J+K)によってセットされ、後
端パルスLによってリセットされて出力Nを得る(第3
図)。 また、水平同期エツジパルスのドロップアウト(第4図
)では、補充パルスKによってセットされ、後端パルス
しによってリセットされ、出力Nを得ることができる。 また、ドロップイン(第5図)では、それが正規のエツ
ジパルスBの後に生じる場合は出力Nは正常時と変らな
いし、エツジパルスBの前にあるときは当該ドロップイ
ンで出力Nの前縁が決まるが、出力Nの幅が変るのみで
出力パルス数に変りはないし、出力JNの最大幅はゲー
トパルスJで制限される。 なお、PLI−回路へのドロップイン、ドロップアウト
の影響としては、ローパスフィルタ4の時定数を大きく
し、応答を遅(することでドロップイン、ドロップアウ
トによる位相比較器2の出力の乱れは平滑されるため、
問題は生じない。 また、上記実施例において、禁止区間ゲート2を省略し
、等化パルスをそのまま位相比較器2の入力として導く
ようにしても前述のように正常に動作し1!7るもので
ある。また、電圧制御発振器5の発振周波数は水平同期
パルスの8倍としたが、これは適当なタイミングパルス
発生を得ることができるものである限り、適宜変更でき
るのは勿論である。 【発明の効果) 以上のとおり、本発明によれば、PLL回路の電圧制御
発振器の周波数を水平同期信号の整数イ8とし、その分
周により水平同期信号の分離、生成のだめのタイミング
パルスを得るようにしたので、ビデオ信号へのドロップ
イン、ドロップアウトがある場合や等化パルスの存在に
よっても、安定して確実な水平同期信号の分離、抽出を
得ることができる。また、PLL回路を利用してタイミ
ングパルスを得るため、複合同期信号の周波数変動にも
これに対応したタイミングパルスを得て水平同期信号を
生成でき、ビデオディスクプレーヤのスピンドルサーボ
等の制御パルスに使用して確実な動作を得ることができ
る。
垂直出力として分離、抽出されてブラウン管のビーム]
−向に供され、ビデオディスクブレー17のスピンドル
ターボなど、周波数副部と位相制御を行うための制御パ
ルスとして水平同期信号が使用される。 このための複合同期信号から水平同期信号、垂直同期信
号を分離するには、両者の周波数成分の差を利用し、垂
直同期信号は積分回路によって分離し、水平同期信号は
高域フィルタになる微分回路によって分離する。このう
ち水平出力の分離は、微分回路により行われるため、高
周波成分を含んだ雑音が水平同期信号に含まれ、不要な
′11@パルスの発生(ドロップイン)や、正規の同期
信号消滅(ドロップアウト)で同期の乱れを起こすおそ
れがある。 そこで従来から、分離した水平同期信号に自動周波数制
御(AFC)回路が用意される。このAFC回路は、分
離された水平同期信号と、A F C回路の出力とを位
相弁別回路によって位相差を検出し、この位相差信号を
積分回路で平滑して水平発振回路の発振周波数制御信号
とし、水平発振回路の出力から水平出力回路に雑音成分
を除去した水平同期信号を得るというフェーズ・ロック
・ループ(PLL)に構成されている。 【発明が解決しようとする問題点1 従来のAFC回路では、アナログ回路構成になって各回
路の利得、?W域幅等の定数が設定されるため、調整、
設定個所が多く;また、安定動作を得るのが難しいもの
であった。また、テレビ電波同期信号の周波数が安定し
たものに限られ、同期信号周波数の変動による誤動作を
発生し易く、ビデオディスクプレー1フ等から得る水平
同期信号には同期の乱れを起こづおそれがあった。さら
に、垂直帰線消去期間に挿入される等化パルスの除去に
は従来から単安定マルチバイブレータが使用されるが、
ノイズによって単安定マルチバイブレータが誤動作し、
等化パルスの確実な除去ができない問題があった。 【問題点を解決するための手段) 本発明は、上記問題点に鑑みてなされたもので、複合同
期信号のエツジを検出し、このエツジパルスをPLL回
路の位相比較入力とし、PLL・回路の電圧制御発振器
にはエツジパルスの整数倍の発掘周波数を得るようにし
、この電圧制御発振器の出力の分周信号から位相同期パ
ルスを1qると共に、第1.第2.第3のタイミングパ
ルスを得、前記エツジパルスに第1のタイミングパルス
でゲートをかけ、このゲート出力と第2のタイミングパ
ルスの論理和をとって水平同期信号の前縁を設定するこ
とでエツジパルスの欠落を第2のタイミングパルスで補
充し、第3のタイミングパルスで水平同期信号の後縁を
設定するように構成されている。 【実 施 例】 以下、本発明の一実施例を第1図を参照して説明する。 まず、図において符号1はエツジ検出回路であり、この
エツジ検出回路1は、複合同期信@C−8YNCを入力
としてそのエツジ信号(微分と波形整形)を骨、次段の
禁止区間グー1〜2でのゲート漏れを防止する。禁止区
間ゲート2はエツジ信号を入力とし、この信号から!1
帰線消去期間での等化パルス除去を行う。次段の位相比
較器3は、ローパスフィルタ4 、 VCO(電圧制御
発振器)5.カウンタ6、タイミングパルス発生回路7
とによってPLL回路を構成し、禁止区間ゲート2の出
力になる水平同期エツジパルスとPLL回路の同期パル
スとを位相比較する。ローパスフィルタ4は位相比較出
力を平滑し、そのカットオフ周波数がPLLの応答域を
決め、電圧制御発振器5はローパスフィルタ4の出力に
比例した周波数(水平同期エツジパルスの整数倍の周波
数)で発振し、カウンタ6は電圧制御発(辰器5の出力
を計数分周し、タイミングパルス発生回路7は、カウン
タ6の各桁出力のデコードによって禁止区間ゲート・2
へのゲートパルス、位相比較器3への同期パルス、ゲー
ト回路8 J3よび出力パルス生成回路9へのゲート区
間パルス、ゲート後端の補充パルス、出力パルス後端を
示すパルスを発生する。 ゲート回路8はエツジ検出回路1の出力になるエツジ信
号を入力どし、このエツジ信号からノイズ除去および等
化パルス除去を行う。出力パルス生成回路9はゲート回
路8の出力を入力とし、補充パルスを前端とし、後端を
後端パルスとした出力幅の水平同期信号出力H−S Y
N Cを1qる。 以上の構成の動作を、第2図ないし第5図を参照して詳
細に説明する。 第2図は第1図の各部タイムチャートを符号B〜Nで対
応づけて示し、電圧制御発振器5の発振周波数を水平同
期信号の8倍の周波数とし、位相比較器2は簡単なR−
Sフリップ70ツブとし、水平同期エツジパルスとPL
Lの同期パルスとは位相差が180度ずれた状態でロッ
クするものとし、ゲート幅は水平同期エツジパルスの前
後にそれぞれ水平同期信号周期の1/8とする場合であ
る。 電圧制御発振器5の出力Fは、カウンタ6 によって1
/2.1/4.1/8の分周信号に変換され、これら分
周信号からタイミングパルス発生回路7の出カド1は、
1!2分周信号幅でかつ等化パルスタイミングにされて
禁止区間ゲート2による等化パルス除去を行う。また、
タイミングパルス発生回路7の出力■は、信号Fの幅で
かつ等化パルスタイミングにされて位相比較器3の比較
パルスになる。同様にゲートパルスJは、水平同期エツ
ジパルスタイミングを中心とした174分周信局留にさ
れ、補充パルスには、ゲートパルスの後縁で信号Eの幅
にされ、出力後端パルスLは、水平同期パルス出力H−
8YNCの後縁タイミングで信号Fの幅にされる。 今、エツジ検出回路1の出力Bが図示のように垂直帰線
消去期間で等化パルスを含む複合同期信号のエツジ検出
信号とすると、禁止パルスHがハイレベル区間で禁止区
間ゲート2が閉じられ、その出力Cは等化パルスを除去
した波形になる。このとき、PLL回路のオフセットや
微小なジッタによってパルスHよりも等化パルスに早い
部分があると、出力Cには等化パルス位置でヒゲが発生
することがあるが、次段の位相比較器3ではヒゲよりも
信号1の比較パルスの方が必ず後になるため、何等問題
は生じない。 位相比較器3は、出力Cと■とによってフリップフロッ
プ動作して出力O1!i:Wる。この出力りはローパス
フィルタ4を経て平滑され、電圧制御発振器5の出力周
波数を制御Iする。ここで、出力Cのパルスが周波数が
高くなって前にずれたとき、出力りはハイレベル期間の
デユーティ比が大きくなって電圧制御発振器5の出力周
波数を上げ、出力Cの周波数に追従して同期が確保され
る。 次に、水平同期信号の出力部になるゲート回路8は、ゲ
ートパルスJによって水平同期エツジパルスBにゲート
がかけられ、前記ゲートパルスJ期間のエツジパルスM
を得る。出力パルス生成回路9は、エツジパルスMと補
充パルスにおよび後端パルスLによって出力Nになる水
平同期信号H−8YNCjr得る。このゲート処理は第
3図ないし第5図に示す。 出力パルス生成回路9は、例えばR−Sフリップフロッ
プで構成され、エツジパルスM (=B・J)と補充パ
ルスにの論理和(B−J+K)によってセットされ、後
端パルスLによってリセットされて出力Nを得る(第3
図)。 また、水平同期エツジパルスのドロップアウト(第4図
)では、補充パルスKによってセットされ、後端パルス
しによってリセットされ、出力Nを得ることができる。 また、ドロップイン(第5図)では、それが正規のエツ
ジパルスBの後に生じる場合は出力Nは正常時と変らな
いし、エツジパルスBの前にあるときは当該ドロップイ
ンで出力Nの前縁が決まるが、出力Nの幅が変るのみで
出力パルス数に変りはないし、出力JNの最大幅はゲー
トパルスJで制限される。 なお、PLI−回路へのドロップイン、ドロップアウト
の影響としては、ローパスフィルタ4の時定数を大きく
し、応答を遅(することでドロップイン、ドロップアウ
トによる位相比較器2の出力の乱れは平滑されるため、
問題は生じない。 また、上記実施例において、禁止区間ゲート2を省略し
、等化パルスをそのまま位相比較器2の入力として導く
ようにしても前述のように正常に動作し1!7るもので
ある。また、電圧制御発振器5の発振周波数は水平同期
パルスの8倍としたが、これは適当なタイミングパルス
発生を得ることができるものである限り、適宜変更でき
るのは勿論である。 【発明の効果) 以上のとおり、本発明によれば、PLL回路の電圧制御
発振器の周波数を水平同期信号の整数イ8とし、その分
周により水平同期信号の分離、生成のだめのタイミング
パルスを得るようにしたので、ビデオ信号へのドロップ
イン、ドロップアウトがある場合や等化パルスの存在に
よっても、安定して確実な水平同期信号の分離、抽出を
得ることができる。また、PLL回路を利用してタイミ
ングパルスを得るため、複合同期信号の周波数変動にも
これに対応したタイミングパルスを得て水平同期信号を
生成でき、ビデオディスクプレーヤのスピンドルサーボ
等の制御パルスに使用して確実な動作を得ることができ
る。
第1図は本発明の一実施例を示す回路図、第2図は第1
図の各部タイムチャート図、第3図、第4図および第5
図は出力パルス生成回路の動作タイムヂャート図である
。 1・・・エツジ検出回路、2・・・禁止区間ゲート、3
・・・位相比較器、4・・・ローパスフィルタ、5・・
・電圧制御発振器、6・・・カウンタ、7・・・タイミ
ングパルス生成回路、8・・・グー1〜回路、9・・・
出力パルス生成回路。 >l m ツク?り 工 ダ 〉り39 ヤ4θ ツク5B) 〃
図の各部タイムチャート図、第3図、第4図および第5
図は出力パルス生成回路の動作タイムヂャート図である
。 1・・・エツジ検出回路、2・・・禁止区間ゲート、3
・・・位相比較器、4・・・ローパスフィルタ、5・・
・電圧制御発振器、6・・・カウンタ、7・・・タイミ
ングパルス生成回路、8・・・グー1〜回路、9・・・
出力パルス生成回路。 >l m ツク?り 工 ダ 〉り39 ヤ4θ ツク5B) 〃
Claims (1)
- 再生ビデオ信号から分離された複合同期信号のエッジパ
ルスに位相同期した同期パルスを得るPLL回路を設け
、このPLL回路は同期周波数の整数倍の発振周波数を
持つ電圧制御発振器と、この電圧制御発振器の出力の分
周信号から位相同期パルスのほかに第1、第2、第3の
タイミングパルスを得るタイミングパルス発生回路とを
有し、前記エッジパルスの前後に所定幅を持つた前記第
1のタイミングパルスで前記エッジパルスにゲートをか
けるゲート回路を設け、このゲート回路の出力と前記第
1のタイミングパルスの後縁タイミングになる前記第2
のタイミングパルスの論理和で前縁を設定し、かつ、前
記第2のタイミングパルスよりも遅れた前記第3のタイ
ミングパルスで後縁を設定した水平同期信号を得る出力
パルス生成回路を設けたことを特徴とする再生水平同期
信号発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14078885A JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14078885A JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62171A true JPS62171A (ja) | 1987-01-06 |
Family
ID=15276752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14078885A Pending JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62171A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7700691B2 (en) | 2003-12-12 | 2010-04-20 | Ube Industries, Ltd. | Vinyl-cis-polybutadiene rubber and butadiene rubber composition using the same |
US7868103B2 (en) | 2006-05-22 | 2011-01-11 | Ube Industries, Ltd. | Method for producing polybutadiene |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5547778A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Noise rejection circuit |
JPS5577279A (en) * | 1978-12-06 | 1980-06-10 | Sony Corp | Forming circuit for control signal |
JPS59110280A (ja) * | 1982-12-16 | 1984-06-26 | Matsushita Electric Ind Co Ltd | 水平同期信号処理回路 |
-
1985
- 1985-06-26 JP JP14078885A patent/JPS62171A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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