JPS62171A - 再生水平同期信号発生装置 - Google Patents
再生水平同期信号発生装置Info
- Publication number
- JPS62171A JPS62171A JP14078885A JP14078885A JPS62171A JP S62171 A JPS62171 A JP S62171A JP 14078885 A JP14078885 A JP 14078885A JP 14078885 A JP14078885 A JP 14078885A JP S62171 A JPS62171 A JP S62171A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- edge
- timing
- output
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、ビデオ複合同期信号から水平同期信号を分離
、抽出する再生水平同期信号発生装置に関する。
、抽出する再生水平同期信号発生装置に関する。
【従来の技術１
再生ビデオ信号から分離された複合同期信号は、水平、
垂直出力として分離、抽出されてブラウン管のビーム］
−向に供され、ビデオディスクブレー１７のスピンドル
ターボなど、周波数副部と位相制御を行うための制御パ
ルスとして水平同期信号が使用される。 このための複合同期信号から水平同期信号、垂直同期信
号を分離するには、両者の周波数成分の差を利用し、垂
直同期信号は積分回路によって分離し、水平同期信号は
高域フィルタになる微分回路によって分離する。このう
ち水平出力の分離は、微分回路により行われるため、高
周波成分を含んだ雑音が水平同期信号に含まれ、不要な
′１１＠パルスの発生（ドロップイン）や、正規の同期
信号消滅（ドロップアウト）で同期の乱れを起こすおそ
れがある。 そこで従来から、分離した水平同期信号に自動周波数制
御（ＡＦＣ）回路が用意される。このＡＦＣ回路は、分
離された水平同期信号と、Ａ Ｆ Ｃ回路の出力とを位
相弁別回路によって位相差を検出し、この位相差信号を
積分回路で平滑して水平発振回路の発振周波数制御信号
とし、水平発振回路の出力から水平出力回路に雑音成分
を除去した水平同期信号を得るというフェーズ・ロック
・ループ（ＰＬＬ）に構成されている。 【発明が解決しようとする問題点１ 従来のＡＦＣ回路では、アナログ回路構成になって各回
路の利得、？Ｗ域幅等の定数が設定されるため、調整、
設定個所が多く；また、安定動作を得るのが難しいもの
であった。また、テレビ電波同期信号の周波数が安定し
たものに限られ、同期信号周波数の変動による誤動作を
発生し易く、ビデオディスクプレー１フ等から得る水平
同期信号には同期の乱れを起こづおそれがあった。さら
に、垂直帰線消去期間に挿入される等化パルスの除去に
は従来から単安定マルチバイブレータが使用されるが、
ノイズによって単安定マルチバイブレータが誤動作し、
等化パルスの確実な除去ができない問題があった。 【問題点を解決するための手段） 本発明は、上記問題点に鑑みてなされたもので、複合同
期信号のエツジを検出し、このエツジパルスをＰＬＬ回
路の位相比較入力とし、ＰＬＬ・回路の電圧制御発振器
にはエツジパルスの整数倍の発掘周波数を得るようにし
、この電圧制御発振器の出力の分周信号から位相同期パ
ルスを１ｑると共に、第１．第２．第３のタイミングパ
ルスを得、前記エツジパルスに第１のタイミングパルス
でゲートをかけ、このゲート出力と第２のタイミングパ
ルスの論理和をとって水平同期信号の前縁を設定するこ
とでエツジパルスの欠落を第２のタイミングパルスで補
充し、第３のタイミングパルスで水平同期信号の後縁を
設定するように構成されている。 【実 施 例】 以下、本発明の一実施例を第１図を参照して説明する。 まず、図において符号１はエツジ検出回路であり、この
エツジ検出回路１は、複合同期信＠Ｃ−８ＹＮＣを入力
としてそのエツジ信号（微分と波形整形）を骨、次段の
禁止区間グー１〜２でのゲート漏れを防止する。禁止区
間ゲート２はエツジ信号を入力とし、この信号から！１
帰線消去期間での等化パルス除去を行う。次段の位相比
較器３は、ローパスフィルタ４ 、 ＶＣＯ（電圧制御
発振器）５．カウンタ６、タイミングパルス発生回路７
とによってＰＬＬ回路を構成し、禁止区間ゲート２の出
力になる水平同期エツジパルスとＰＬＬ回路の同期パル
スとを位相比較する。ローパスフィルタ４は位相比較出
力を平滑し、そのカットオフ周波数がＰＬＬの応答域を
決め、電圧制御発振器５はローパスフィルタ４の出力に
比例した周波数（水平同期エツジパルスの整数倍の周波
数）で発振し、カウンタ６は電圧制御発（辰器５の出力
を計数分周し、タイミングパルス発生回路７は、カウン
タ６の各桁出力のデコードによって禁止区間ゲート・２
へのゲートパルス、位相比較器３への同期パルス、ゲー
ト回路８ Ｊ３よび出力パルス生成回路９へのゲート区
間パルス、ゲート後端の補充パルス、出力パルス後端を
示すパルスを発生する。 ゲート回路８はエツジ検出回路１の出力になるエツジ信
号を入力どし、このエツジ信号からノイズ除去および等
化パルス除去を行う。出力パルス生成回路９はゲート回
路８の出力を入力とし、補充パルスを前端とし、後端を
後端パルスとした出力幅の水平同期信号出力Ｈ−Ｓ Ｙ
Ｎ Ｃを１ｑる。 以上の構成の動作を、第２図ないし第５図を参照して詳
細に説明する。 第２図は第１図の各部タイムチャートを符号Ｂ〜Ｎで対
応づけて示し、電圧制御発振器５の発振周波数を水平同
期信号の８倍の周波数とし、位相比較器２は簡単なＲ−
Ｓフリップ７０ツブとし、水平同期エツジパルスとＰＬ
Ｌの同期パルスとは位相差が１８０度ずれた状態でロッ
クするものとし、ゲート幅は水平同期エツジパルスの前
後にそれぞれ水平同期信号周期の１／８とする場合であ
る。 電圧制御発振器５の出力Ｆは、カウンタ６ によって１
／２．１／４．１／８の分周信号に変換され、これら分
周信号からタイミングパルス発生回路７の出カド１は、
１！２分周信号幅でかつ等化パルスタイミングにされて
禁止区間ゲート２による等化パルス除去を行う。また、
タイミングパルス発生回路７の出力■は、信号Ｆの幅で
かつ等化パルスタイミングにされて位相比較器３の比較
パルスになる。同様にゲートパルスＪは、水平同期エツ
ジパルスタイミングを中心とした１７４分周信局留にさ
れ、補充パルスには、ゲートパルスの後縁で信号Ｅの幅
にされ、出力後端パルスＬは、水平同期パルス出力Ｈ−
８ＹＮＣの後縁タイミングで信号Ｆの幅にされる。 今、エツジ検出回路１の出力Ｂが図示のように垂直帰線
消去期間で等化パルスを含む複合同期信号のエツジ検出
信号とすると、禁止パルスＨがハイレベル区間で禁止区
間ゲート２が閉じられ、その出力Ｃは等化パルスを除去
した波形になる。このとき、ＰＬＬ回路のオフセットや
微小なジッタによってパルスＨよりも等化パルスに早い
部分があると、出力Ｃには等化パルス位置でヒゲが発生
することがあるが、次段の位相比較器３ではヒゲよりも
信号１の比較パルスの方が必ず後になるため、何等問題
は生じない。 位相比較器３は、出力Ｃと■とによってフリップフロッ
プ動作して出力Ｏ１！ｉ：Ｗる。この出力りはローパス
フィルタ４を経て平滑され、電圧制御発振器５の出力周
波数を制御Ｉする。ここで、出力Ｃのパルスが周波数が
高くなって前にずれたとき、出力りはハイレベル期間の
デユーティ比が大きくなって電圧制御発振器５の出力周
波数を上げ、出力Ｃの周波数に追従して同期が確保され
る。 次に、水平同期信号の出力部になるゲート回路８は、ゲ
ートパルスＪによって水平同期エツジパルスＢにゲート
がかけられ、前記ゲートパルスＪ期間のエツジパルスＭ
を得る。出力パルス生成回路９は、エツジパルスＭと補
充パルスにおよび後端パルスＬによって出力Ｎになる水
平同期信号Ｈ−８ＹＮＣｊｒ得る。このゲート処理は第
３図ないし第５図に示す。 出力パルス生成回路９は、例えばＲ−Ｓフリップフロッ
プで構成され、エツジパルスＭ （＝Ｂ・Ｊ）と補充パ
ルスにの論理和（Ｂ−Ｊ＋Ｋ）によってセットされ、後
端パルスＬによってリセットされて出力Ｎを得る（第３
図）。 また、水平同期エツジパルスのドロップアウト（第４図
）では、補充パルスＫによってセットされ、後端パルス
しによってリセットされ、出力Ｎを得ることができる。 また、ドロップイン（第５図）では、それが正規のエツ
ジパルスＢの後に生じる場合は出力Ｎは正常時と変らな
いし、エツジパルスＢの前にあるときは当該ドロップイ
ンで出力Ｎの前縁が決まるが、出力Ｎの幅が変るのみで
出力パルス数に変りはないし、出力ＪＮの最大幅はゲー
トパルスＪで制限される。 なお、ＰＬＩ−回路へのドロップイン、ドロップアウト
の影響としては、ローパスフィルタ４の時定数を大きく
し、応答を遅（することでドロップイン、ドロップアウ
トによる位相比較器２の出力の乱れは平滑されるため、
問題は生じない。 また、上記実施例において、禁止区間ゲート２を省略し
、等化パルスをそのまま位相比較器２の入力として導く
ようにしても前述のように正常に動作し１！７るもので
ある。また、電圧制御発振器５の発振周波数は水平同期
パルスの８倍としたが、これは適当なタイミングパルス
発生を得ることができるものである限り、適宜変更でき
るのは勿論である。 【発明の効果） 以上のとおり、本発明によれば、ＰＬＬ回路の電圧制御
発振器の周波数を水平同期信号の整数イ８とし、その分
周により水平同期信号の分離、生成のだめのタイミング
パルスを得るようにしたので、ビデオ信号へのドロップ
イン、ドロップアウトがある場合や等化パルスの存在に
よっても、安定して確実な水平同期信号の分離、抽出を
得ることができる。また、ＰＬＬ回路を利用してタイミ
ングパルスを得るため、複合同期信号の周波数変動にも
これに対応したタイミングパルスを得て水平同期信号を
生成でき、ビデオディスクプレーヤのスピンドルサーボ
等の制御パルスに使用して確実な動作を得ることができ
る。
垂直出力として分離、抽出されてブラウン管のビーム］
−向に供され、ビデオディスクブレー１７のスピンドル
ターボなど、周波数副部と位相制御を行うための制御パ
ルスとして水平同期信号が使用される。 このための複合同期信号から水平同期信号、垂直同期信
号を分離するには、両者の周波数成分の差を利用し、垂
直同期信号は積分回路によって分離し、水平同期信号は
高域フィルタになる微分回路によって分離する。このう
ち水平出力の分離は、微分回路により行われるため、高
周波成分を含んだ雑音が水平同期信号に含まれ、不要な
′１１＠パルスの発生（ドロップイン）や、正規の同期
信号消滅（ドロップアウト）で同期の乱れを起こすおそ
れがある。 そこで従来から、分離した水平同期信号に自動周波数制
御（ＡＦＣ）回路が用意される。このＡＦＣ回路は、分
離された水平同期信号と、Ａ Ｆ Ｃ回路の出力とを位
相弁別回路によって位相差を検出し、この位相差信号を
積分回路で平滑して水平発振回路の発振周波数制御信号
とし、水平発振回路の出力から水平出力回路に雑音成分
を除去した水平同期信号を得るというフェーズ・ロック
・ループ（ＰＬＬ）に構成されている。 【発明が解決しようとする問題点１ 従来のＡＦＣ回路では、アナログ回路構成になって各回
路の利得、？Ｗ域幅等の定数が設定されるため、調整、
設定個所が多く；また、安定動作を得るのが難しいもの
であった。また、テレビ電波同期信号の周波数が安定し
たものに限られ、同期信号周波数の変動による誤動作を
発生し易く、ビデオディスクプレー１フ等から得る水平
同期信号には同期の乱れを起こづおそれがあった。さら
に、垂直帰線消去期間に挿入される等化パルスの除去に
は従来から単安定マルチバイブレータが使用されるが、
ノイズによって単安定マルチバイブレータが誤動作し、
等化パルスの確実な除去ができない問題があった。 【問題点を解決するための手段） 本発明は、上記問題点に鑑みてなされたもので、複合同
期信号のエツジを検出し、このエツジパルスをＰＬＬ回
路の位相比較入力とし、ＰＬＬ・回路の電圧制御発振器
にはエツジパルスの整数倍の発掘周波数を得るようにし
、この電圧制御発振器の出力の分周信号から位相同期パ
ルスを１ｑると共に、第１．第２．第３のタイミングパ
ルスを得、前記エツジパルスに第１のタイミングパルス
でゲートをかけ、このゲート出力と第２のタイミングパ
ルスの論理和をとって水平同期信号の前縁を設定するこ
とでエツジパルスの欠落を第２のタイミングパルスで補
充し、第３のタイミングパルスで水平同期信号の後縁を
設定するように構成されている。 【実 施 例】 以下、本発明の一実施例を第１図を参照して説明する。 まず、図において符号１はエツジ検出回路であり、この
エツジ検出回路１は、複合同期信＠Ｃ−８ＹＮＣを入力
としてそのエツジ信号（微分と波形整形）を骨、次段の
禁止区間グー１〜２でのゲート漏れを防止する。禁止区
間ゲート２はエツジ信号を入力とし、この信号から！１
帰線消去期間での等化パルス除去を行う。次段の位相比
較器３は、ローパスフィルタ４ 、 ＶＣＯ（電圧制御
発振器）５．カウンタ６、タイミングパルス発生回路７
とによってＰＬＬ回路を構成し、禁止区間ゲート２の出
力になる水平同期エツジパルスとＰＬＬ回路の同期パル
スとを位相比較する。ローパスフィルタ４は位相比較出
力を平滑し、そのカットオフ周波数がＰＬＬの応答域を
決め、電圧制御発振器５はローパスフィルタ４の出力に
比例した周波数（水平同期エツジパルスの整数倍の周波
数）で発振し、カウンタ６は電圧制御発（辰器５の出力
を計数分周し、タイミングパルス発生回路７は、カウン
タ６の各桁出力のデコードによって禁止区間ゲート・２
へのゲートパルス、位相比較器３への同期パルス、ゲー
ト回路８ Ｊ３よび出力パルス生成回路９へのゲート区
間パルス、ゲート後端の補充パルス、出力パルス後端を
示すパルスを発生する。 ゲート回路８はエツジ検出回路１の出力になるエツジ信
号を入力どし、このエツジ信号からノイズ除去および等
化パルス除去を行う。出力パルス生成回路９はゲート回
路８の出力を入力とし、補充パルスを前端とし、後端を
後端パルスとした出力幅の水平同期信号出力Ｈ−Ｓ Ｙ
Ｎ Ｃを１ｑる。 以上の構成の動作を、第２図ないし第５図を参照して詳
細に説明する。 第２図は第１図の各部タイムチャートを符号Ｂ〜Ｎで対
応づけて示し、電圧制御発振器５の発振周波数を水平同
期信号の８倍の周波数とし、位相比較器２は簡単なＲ−
Ｓフリップ７０ツブとし、水平同期エツジパルスとＰＬ
Ｌの同期パルスとは位相差が１８０度ずれた状態でロッ
クするものとし、ゲート幅は水平同期エツジパルスの前
後にそれぞれ水平同期信号周期の１／８とする場合であ
る。 電圧制御発振器５の出力Ｆは、カウンタ６ によって１
／２．１／４．１／８の分周信号に変換され、これら分
周信号からタイミングパルス発生回路７の出カド１は、
１！２分周信号幅でかつ等化パルスタイミングにされて
禁止区間ゲート２による等化パルス除去を行う。また、
タイミングパルス発生回路７の出力■は、信号Ｆの幅で
かつ等化パルスタイミングにされて位相比較器３の比較
パルスになる。同様にゲートパルスＪは、水平同期エツ
ジパルスタイミングを中心とした１７４分周信局留にさ
れ、補充パルスには、ゲートパルスの後縁で信号Ｅの幅
にされ、出力後端パルスＬは、水平同期パルス出力Ｈ−
８ＹＮＣの後縁タイミングで信号Ｆの幅にされる。 今、エツジ検出回路１の出力Ｂが図示のように垂直帰線
消去期間で等化パルスを含む複合同期信号のエツジ検出
信号とすると、禁止パルスＨがハイレベル区間で禁止区
間ゲート２が閉じられ、その出力Ｃは等化パルスを除去
した波形になる。このとき、ＰＬＬ回路のオフセットや
微小なジッタによってパルスＨよりも等化パルスに早い
部分があると、出力Ｃには等化パルス位置でヒゲが発生
することがあるが、次段の位相比較器３ではヒゲよりも
信号１の比較パルスの方が必ず後になるため、何等問題
は生じない。 位相比較器３は、出力Ｃと■とによってフリップフロッ
プ動作して出力Ｏ１！ｉ：Ｗる。この出力りはローパス
フィルタ４を経て平滑され、電圧制御発振器５の出力周
波数を制御Ｉする。ここで、出力Ｃのパルスが周波数が
高くなって前にずれたとき、出力りはハイレベル期間の
デユーティ比が大きくなって電圧制御発振器５の出力周
波数を上げ、出力Ｃの周波数に追従して同期が確保され
る。 次に、水平同期信号の出力部になるゲート回路８は、ゲ
ートパルスＪによって水平同期エツジパルスＢにゲート
がかけられ、前記ゲートパルスＪ期間のエツジパルスＭ
を得る。出力パルス生成回路９は、エツジパルスＭと補
充パルスにおよび後端パルスＬによって出力Ｎになる水
平同期信号Ｈ−８ＹＮＣｊｒ得る。このゲート処理は第
３図ないし第５図に示す。 出力パルス生成回路９は、例えばＲ−Ｓフリップフロッ
プで構成され、エツジパルスＭ （＝Ｂ・Ｊ）と補充パ
ルスにの論理和（Ｂ−Ｊ＋Ｋ）によってセットされ、後
端パルスＬによってリセットされて出力Ｎを得る（第３
図）。 また、水平同期エツジパルスのドロップアウト（第４図
）では、補充パルスＫによってセットされ、後端パルス
しによってリセットされ、出力Ｎを得ることができる。 また、ドロップイン（第５図）では、それが正規のエツ
ジパルスＢの後に生じる場合は出力Ｎは正常時と変らな
いし、エツジパルスＢの前にあるときは当該ドロップイ
ンで出力Ｎの前縁が決まるが、出力Ｎの幅が変るのみで
出力パルス数に変りはないし、出力ＪＮの最大幅はゲー
トパルスＪで制限される。 なお、ＰＬＩ−回路へのドロップイン、ドロップアウト
の影響としては、ローパスフィルタ４の時定数を大きく
し、応答を遅（することでドロップイン、ドロップアウ
トによる位相比較器２の出力の乱れは平滑されるため、
問題は生じない。 また、上記実施例において、禁止区間ゲート２を省略し
、等化パルスをそのまま位相比較器２の入力として導く
ようにしても前述のように正常に動作し１！７るもので
ある。また、電圧制御発振器５の発振周波数は水平同期
パルスの８倍としたが、これは適当なタイミングパルス
発生を得ることができるものである限り、適宜変更でき
るのは勿論である。 【発明の効果） 以上のとおり、本発明によれば、ＰＬＬ回路の電圧制御
発振器の周波数を水平同期信号の整数イ８とし、その分
周により水平同期信号の分離、生成のだめのタイミング
パルスを得るようにしたので、ビデオ信号へのドロップ
イン、ドロップアウトがある場合や等化パルスの存在に
よっても、安定して確実な水平同期信号の分離、抽出を
得ることができる。また、ＰＬＬ回路を利用してタイミ
ングパルスを得るため、複合同期信号の周波数変動にも
これに対応したタイミングパルスを得て水平同期信号を
生成でき、ビデオディスクプレーヤのスピンドルサーボ
等の制御パルスに使用して確実な動作を得ることができ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の各部タイムチャート図、第３図、第４図および第５
図は出力パルス生成回路の動作タイムヂャート図である
。 １・・・エツジ検出回路、２・・・禁止区間ゲート、３
・・・位相比較器、４・・・ローパスフィルタ、５・・
・電圧制御発振器、６・・・カウンタ、７・・・タイミ
ングパルス生成回路、８・・・グー１〜回路、９・・・
出力パルス生成回路。 ＞ｌ ｍ ツク？り 工 ダ 〉り３９ ヤ４θ ツク５Ｂ） 〃
図の各部タイムチャート図、第３図、第４図および第５
図は出力パルス生成回路の動作タイムヂャート図である
。 １・・・エツジ検出回路、２・・・禁止区間ゲート、３
・・・位相比較器、４・・・ローパスフィルタ、５・・
・電圧制御発振器、６・・・カウンタ、７・・・タイミ
ングパルス生成回路、８・・・グー１〜回路、９・・・
出力パルス生成回路。 ＞ｌ ｍ ツク？り 工 ダ 〉り３９ ヤ４θ ツク５Ｂ） 〃
Claims (1)
- 再生ビデオ信号から分離された複合同期信号のエッジパ
ルスに位相同期した同期パルスを得るＰＬＬ回路を設け
、このＰＬＬ回路は同期周波数の整数倍の発振周波数を
持つ電圧制御発振器と、この電圧制御発振器の出力の分
周信号から位相同期パルスのほかに第１、第２、第３の
タイミングパルスを得るタイミングパルス発生回路とを
有し、前記エッジパルスの前後に所定幅を持つた前記第
１のタイミングパルスで前記エッジパルスにゲートをか
けるゲート回路を設け、このゲート回路の出力と前記第
１のタイミングパルスの後縁タイミングになる前記第２
のタイミングパルスの論理和で前縁を設定し、かつ、前
記第２のタイミングパルスよりも遅れた前記第３のタイ
ミングパルスで後縁を設定した水平同期信号を得る出力
パルス生成回路を設けたことを特徴とする再生水平同期
信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14078885A JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14078885A JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171A true JPS62171A (ja) | 1987-01-06 |
Family
ID=15276752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14078885A Pending JPS62171A (ja) | 1985-06-26 | 1985-06-26 | 再生水平同期信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7700691B2 (en) | 2003-12-12 | 2010-04-20 | Ube Industries, Ltd. | Vinyl-cis-polybutadiene rubber and butadiene rubber composition using the same |
| US7868103B2 (en) | 2006-05-22 | 2011-01-11 | Ube Industries, Ltd. | Method for producing polybutadiene |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547778A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Noise rejection circuit |
| JPS5577279A (en) * | 1978-12-06 | 1980-06-10 | Sony Corp | Forming circuit for control signal |
| JPS59110280A (ja) * | 1982-12-16 | 1984-06-26 | Matsushita Electric Ind Co Ltd | 水平同期信号処理回路 |
-
1985
- 1985-06-26 JP JP14078885A patent/JPS62171A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547778A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Noise rejection circuit |
| JPS5577279A (en) * | 1978-12-06 | 1980-06-10 | Sony Corp | Forming circuit for control signal |
| JPS59110280A (ja) * | 1982-12-16 | 1984-06-26 | Matsushita Electric Ind Co Ltd | 水平同期信号処理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7700691B2 (en) | 2003-12-12 | 2010-04-20 | Ube Industries, Ltd. | Vinyl-cis-polybutadiene rubber and butadiene rubber composition using the same |
| US7868103B2 (en) | 2006-05-22 | 2011-01-11 | Ube Industries, Ltd. | Method for producing polybutadiene |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525935A (en) | High-speed bit synchronizer with multi-stage control structure | |
| US5105160A (en) | Phase comparator using digital and analogue phase detectors | |
| US3778550A (en) | System for synchronizing clock signals to incoming data | |
| JPS6337550B2 (ja) | ||
| EP1513257A2 (en) | Digital phase-locked loop circuit | |
| JPS62171A (ja) | 再生水平同期信号発生装置 | |
| EP0676866B1 (en) | Phase-lock-loop circuit | |
| JP2511843B2 (ja) | タイミング信号発生回路 | |
| JP3180865B2 (ja) | 適応型ｐｌｌ回路 | |
| JP2880187B2 (ja) | デジタルテレビジョン受像機 | |
| JPH0256134A (ja) | クロック再生方式 | |
| JP2539492B2 (ja) | 非標準信号検出回路 | |
| JP3272930B2 (ja) | デジタル位相同期ループ回路 | |
| JPH02288787A (ja) | クロックパルス生成回路 | |
| JPS6174464A (ja) | 垂直同期信号作成回路 | |
| JP2962391B2 (ja) | Ｐｌｌ回路 | |
| JPH0632468B2 (ja) | 同期回路 | |
| JP3439369B2 (ja) | Ｐｌｌ回路 | |
| JPH0630297A (ja) | 位相同期回路 | |
| JPH0761012B2 (ja) | Ｐｌｌ回路 | |
| JPH05335946A (ja) | 位相同期ループ回路 | |
| JPH03175738A (ja) | 位相同期クロック生成装置 | |
| JPH05218856A (ja) | ディジタルチャージポンプ式ｐｌｌ回路 | |
| JPH03277075A (ja) | 水平同期信号処理回路 | |
| JPS6173493A (ja) | Ｖｔｒのカラ−キラ−回路 |