JPS62171159A - Ｍｏｓ形半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＭＯ５薄膜トランジスタを製造する方法に係り
、特に自己整合法によりソース・ドレイン部を設はソー
ス・ドレイン部上にシリサイドを形成する際ソース・ド
レイン部の接合部を保護できるようにした好適なＭＯ５
薄膜トランジスタの製造法に関する。

〔発明の背景〕

第２図は我々が初期に取組んだｎチャネルＭＯ５）−ラ
ンジスタ製作プロセス図である。第２図（１）に示すよ
うに、石英基板１上にエピタキシャル成長により、Ｐ型
シリコンからなるエピタキシャルヤル層を厚さ１μｍ程
度に形成する。このエピタキシャル層のうちソース領域
、ドレイン領域、およびチャネル領域を形成するためＰ
形シリコンである半導体基板２上にホトレジストパター
ンを形成し、プラズマエッチ法を用いて上記半導体基板
２以外のエピタキシャル層を除去する。

つづいてレジスト膜を除去し、モノシランを原料に酸素
ガスを導入する熱分解によってゲート酸化膜としての二
酸化ケイ素（ＳｉＯｚ）膜３を形成する。

さらにこのＳｉ○２膜３の上にゲート電極作製用の多結
晶シリコン４を気相成長法で形成する。次にゲート電極
パターンを上記半導体基板２の中央部にホトレジス１へ
で形成し、ゲート電極となる部分以外の多結晶シリコン
４をエツチング法で除去し、つづけてホトレジストと多
結晶シリコン４と多層膜をマスクにして、５ｉＯｚ膜３
をエツチングする自己整合法を用いた。この結果ゲート
電極５．ゲート酸化膜６パターンが形成され加工に用い
たホトレジスト膜マスクを除去すると、第２図（２）に
示す構造が得られる。次に上記第２図（２）の全面にリ
ンを拡散する。この結果第２図（３）のｎ＋形のゲート
電極７、ソース領域８、ドレイン領域９を形成する。次
に露出してるゲート電極７、ソース領域８、ドレイン領
域９に白金を被着させ、５００℃程度の温度で熱処理を
行う。白金は蒸着によって第２図（３）の全面に行うが
ゲート電極７で被復されないゲート酸化膜６の端面１０
および石英基板１の上記半導体基板２の形成されてない
表面１１については、白金が反応しない。したがって王
水で煮沸することにより無反応の白金が除去され、第２
図（４）に示すように所定部分にのみ白金シリサイド層
１２が形成される。最後に石英基板１上の半導体基板２
表面全域に５ｉＯｚパツシベーシヨン膜１３を形成し、
ゲート電極７ソース電極８およびドレイン電極９部のＳ
ｉ○２パッシベーション膜１３を窓開けして、アルミニ
ウムを被着させた後、各電極に対する配線１４，１５゜
１６を形成する。本方法ではシリサイド層１２を形成す
る場合、白金のホトエッチを省略して、ソース領域８、
ドレイン領域９を直接シリサイド化する方法をねらった
ものであり、Ｓ　ｉ　Ｏ２ゲ一ト酸化膜６パターン端部
において、形成したシリサイド層１２がソースおよびド
レイン部分の不純物拡散層中に食い込み、第２図（５）
の番号１７゜１８の部分においてＰＮ接合を破壊する問
題を生じた。

なおこの種の装置として関連のあるものに特公昭６０−
５０６７号がある。記載されている内容は、ＭＯＳ薄膜
トランジスタのゲート電極、ゲート酸化膜を一度のホト
工程で作製し、これを拡散マスクとしてＭＯＳトランジ
スタのソース領域およびドレイン領域を自動的に定める
自己整合法であり。

我々が行っている方法と同じである。すなわちこの方法
はソースドレイン間距離を正確におさえられるからであ
る。ソースドレイン領域を形成してからの工程は、絶縁
性基板上に形成したＭＯＳ薄膜トランジスタ全面に絶縁
膜を形成してホトエッチ工程を加えて、ソースドレイン
領域部上の絶縁膜に開孔部を設けてから、メタル形成を
施こし、アニールすることでソースドレイン領域部を金
属シリサイド化することが述べられている。したがって
金属シリサイド形成に当っては、この公知例に見られる
ように、シリサイド化を防止するための絶縁性膜を形成
してから別途マスクアライメントを用いたホト工程が付
は加えられており、ホトエッチプロセスの省略について
は配慮されていなかった。

〔発明の目的〕

本発明の目的とするところは上記の点に鑑みてなされた
もので、マスク合せ工程を増やさないまま自己整合法に
より形成したソースおよびドレイン部上をシリサイド化
できるようにすることを提供することにある。

〔発明の概要〕

従来例で述べてるようにソースドレイン領域部にシリサ
イド層を形成するには半導体基板全面に５ｉＯｚ膜形成
をし、手間のかかるマスクアライメントによるホトエツ
チング工程を必要とする。本発明は自己整合法によって
ソースドレイン領域を形成したときのゲートパターン周
縁にできる段差部分を利用したところにある。ＭＯＳＯ
８薄膜トランジスタ成されてる石英基板表面に有機また
は無機物質を含有する速乾性溶液を適当量スピン塗布し
、上記段差の影となる部分に堆積層を形成する。この堆
積層はシリサイド化において、シリサイド形成を回避で
きる部分となる。したがって段差部直下に有るソースド
レインのＰＮ接合を破壊から防ぐことができる。

〔発明の実施例〕

以下本発明の一実施例を第１図で説明する。第１図（１
）は、従来法第２図（１）〜（３）で説明した内容と全
く同じ作製工程となっている。すなわち石英基板１上に
エピタキシャル成長法によリＰ型シリコンの半導体基板
２を設は半導体基板２に自己整合法による加工をするこ
とでＭＯＳ薄膜トランジスタを形成している。番号６，
７，８゜９はＭＯＳ薄膜トランジスタを構成するゲート
絶縁膜５ｉＯｚ＋ゲート電極、ソースおよびドレイン領
域である。また番号１９，２０．２１は上記ＭＯＳ薄膜
トランジスタの表面全域にリン拡散をすることで形成し
たゲート電極ｎ中層接合、ソース領域およびドレイン領
域のＰＮ接合である。次に上記第１図（１）で得られた
ＭＯＳ薄膜トランジスタ表面に本発明の要点となるシリ
サイド形成回避膜を形成する。速乾性溶剤キシレン中に
シスイソプレンを溶かした溶液をスピン塗布する。この
結果第１図（２）に示すように石英基板１上および石英
基板１上に形成したＭＯＳトランジスタ表面にスピン塗
布層２２が形成される。スピン塗布層２２はゲート電極
７、ゲート絶縁膜パターン周縁の側面段差部分２３に特
に厚く形成される。

ここで石英基板１表面および石英基板１上のＭＯＳ薄膜
トランジスタのゲート領域７．ソース領域８．トレイン
領域９の表面である平坦部と上記側面段差部分２３に形
成される皮膜の膜厚と上記溶液をスピン塗布するときの
関係を調べた。第３図にこの関係を示す。図中■は平坦
部における皮膜の厚さ■は上記側面段差部分における皮
膜の厚さ、（ゲート電極とゲート酸化膜側面の付着膜平
均厚さ）である。いずれの回転数においても■の平坦部
より■の側面段差部のほうが厚い膜が形成される。また
回転数が遅くするに従って付着膜厚は急激に増す。この
場合回転数を遅くすると付着膜厚は急激に増す。回転数
を遅くして側面段差部に所定厚さの堆積層を形成すると
平坦面上にも皮膜が形成される。このため平坦部にでき
た皮膜を完全にエツチング除去する必要がある。そのた
めこのエツチングで同時に側面段差部に形成した膜もエ
ツチングされる。したがってこのエツチング量を見込ん
で側面段差部に形成する堆積層の厚さを余分に形成して
おく必要がある。この結果第４図に示したようにゲート
電極ゲート絶縁膜のパターン周縁部に選択的に堆積層は
形成される。堆積層の形状はパターンＲ縁よりすそが拡
がって形成され、この拡がり幅ｄはシリサイド層の形成
寸法に影響するため重要である。この拡がり幅をｄと仮
定すると段差ｔとの間に第５図の関係が見られる。段差
ｔが大きい程ｄを大きくすることができる。第１（２）
に見るよう実際の製造工程において、平坦部分にスピン
塗布皮膜が形成されるため、酸素ガス圧力０．４Ｔｏｒ
ｒのプラズマ雰囲気のもとで６００Ｗ、５分のプラズマ
処理をし形成皮膜を除去している。この処理で平坦部に
ある堆積層２２が先に除去されるので結果として第１図
（３）に見るようにゲート電極７ゲート絶縁膜６周縁側
面の段差部２３には堆積層２４が選択的に形成される。

なお石英基板１上のソースドレイン領域８，９のある半
導体基Ｆｉ２も石英基板１との間に段差２５があり、堆
積層２５が形成される。

第１図（３）構造の表面に白金を蒸着し、不活性ガス雰
囲気巾約５００℃、１０分間のシリサイド処理をすると
堆積層２４．２６の有る部分はシリサイド化されないた
め王水煮沸洗浄によって完全に除去される。したがって
ソース領域８およびドレイン領域９に選択的にシリサイ
ド層２７，２８を形成することができる。最後に石英基
板１上の半導体基板２表面全域にＳ　ｉ　Ｏ２パツシベ
ーシヨン皮膜１３を形成し、ゲート領域７．ソース領域
８、およびドレイン領域９上部の５ｉＯｚパツシベーシ
ヨン皮膜１３を窓開けして、アルミニウムを被着された
後、各電極に対する配、１ｌ１４，１５，１６を形成す
る。第１図（５）は完成したＭＯＳ薄膜トランジスタの
断面を示す。本漬によればシリサイド形成回避膜を塗布
形成し、若干のプラズマ表面処理を行うことでシリサイ
ド形成を達成でき、従来法で行っていたホトエツチング
工程を省略でき、シリサイド処理によるＰＮ接合の破壊
の問題も解消することができる。

次に本発明の実施例２について第６図により説明する。

第６図（１）は実施例１の第１図（１）〜（３）までに
説明したものと同じ構造である。

ただしこの例では金属付着回避層としてシリケイトガラ
ス（Ｓｉ（ＯＨ）＋）を用いていることである。シリケ
イトガラスをエタノール中に溶解させた溶液をスピン塗
布することによって形成した後、熱処理をして無機物で
あるＳ　ｉ　Ｏ２を上記構造段差部分２Ｑ、２５に堆積
層を形成するものである。溶液を＞、　５’　＝：ンす
ると上記段差部分２３．２５以外の石英基板１の表面お
よびＭＯ５薄膜トランジスタ表面の平坦部にも皮膜が形
成される。そこで次のスパッタエツチング処理をする。

雰囲気：Ａｒガス、真空度：　１０　ｍＴｏｒｒｏ印加
電圧：ＩＫＶ、スパッタエツチング時間＝３０分上記処
理によって、上記段差部２３．２５に堆積層２９．３０
のみが選択的に形成される。第６図（２）は上記第６図
（１）構造表面に白金膜を蒸着形成後、約５００℃の不
活性ガス雰囲気中で熱処理し、王水煮沸洗浄により無反
応の白金膜を除去した後の構造である。この結果、ゲー
ト電極表面、ソート領域およびドレイン領域に選択的に
シリサイド層１２，２７．２８が形成される。最後に第
１図（５）で述べた方法により、Ｓ　ｊＯ２パツシベー
シヨン皮膜１３を形成した後、アルミニウムにより各電
極に対する配線１４．．１５．１６を形成する。本例の
場合実施例１と異なり、シリサイド形成回避層として用
いた堆積層２９．３０が素子完成後も介入層として残る
。この介入層は上記パッシベーション皮膜１３のカバー
レイジおよび電極配線の段切れ防止にも役立つ。

〔発明の効果〕

本発明によればマスクアライメント方法を採用しなくと
も、自己整合法で用いたゲート電極とゲート絶縁膜周縁
の段差部分に選択的にシリサイド形成回避層を形成する
ことができソース領域およびドレイン領域の所要部をシ
リサイド化することができる。したがってプロセスの簡
略化ができる。

また、マスク合せを行わず、そのまま自己整合法を用い
ることができるので素子特性のバラツキを小さくするこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のプロセス断面図、第２図は
従来法のプロセス断面図、第３図は形成皮膜厚さとスピ
ン塗布回転数の関係を示す線図、第４図は、段差部に堆
積層を形成した様子を示す断面図、第５図は段差寸法と
堆積層厚さの関係図。 第６図は他の実施例のプロセス断面図である。 １・・・絶縁性基板、２・・・半導体基板、６・・・ゲ
ート酸化膜、７・・・ゲート電極、８・・・ソース領域
、９・・・ドレイン領域、２０．２１・・・ＰＮ接合、
２３・・・段差う１図 躬２０ ２Ｌ＋ １’ｌ　　　　／１５ 第３図 活Ｌ＋（２） と 策５目 ｔ（μ弾〕

Claims (1)

【特許請求の範囲】
1. １、絶縁性基板上に形成した半導体薄膜中央部にゲート
   酸化膜とゲート電極を同一パターンに積層形成し、自己
   整合法により該積層パターン面側の半導体薄膜中に表面
   から不純物をドーピイングし不純物拡散領域ソース・ド
   レインを形成した後、上記半導体基板表面に金属薄膜を
   形成し、熱処理を加えてシリサイド膜を形成する工程に
   おいて、上記金属薄膜形成前にスピン塗布により、該積
   層パターン周縁の段差部分に選択的に金属付着回避層を
   形成する工程を設けたことを特徴とするＭＯＳ形半導体
   装置の製造法。