JPS62157431A - デジタル放送受信機の同期検出回路 - Google Patents
デジタル放送受信機の同期検出回路Info
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- JPS62157431A JPS62157431A JP60297333A JP29733385A JPS62157431A JP S62157431 A JPS62157431 A JP S62157431A JP 60297333 A JP60297333 A JP 60297333A JP 29733385 A JP29733385 A JP 29733385A JP S62157431 A JPS62157431 A JP S62157431A
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- parallel
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- synchronization
- channel
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばｔｉ里放送を受信するに使用して好適な
デジタル放送受信機の同期検出回路に関する。
デジタル放送受信機の同期検出回路に関する。
本発明は、例えば衛星放送を受信するに使用して好適な
デジタル放送受信機の同期検出回路において、復調器の
出力に得られる第１系列及び第２系列のシリアルデジタ
ルデータを夫々第１及び第２のパラレルデジタルデータ
に変換する第１及び第２のシリアル−パラレル変換手段
と、同期ワードが供給されたときに第１及び第２のシリ
アル−パラレル変換手段の出力に得られる第１及び第２
のパラレルデジタルデータの各ビットをすべてハイレベ
ルにする第１及び第２の手段と、該第１及び第２の手段
の出力に得られる第１及び第２のパラレルデジタルデー
タの偶数番目同士又は奇数番目同士の各ビットを組み換
えて第１及び第２の組とし、この第１又は第２の組の少
くとも一方の組の各ビットのすべてがハイレベルのとき
、Ｅ期”）−ドと判定する判定手段とを具備したことに
より、入力電界強度の微弱等により同期ワードを構成す
るビットにエラーが生じた場合にも高い確率で同期検出
信号を得ることができる様にしたものである。
デジタル放送受信機の同期検出回路において、復調器の
出力に得られる第１系列及び第２系列のシリアルデジタ
ルデータを夫々第１及び第２のパラレルデジタルデータ
に変換する第１及び第２のシリアル−パラレル変換手段
と、同期ワードが供給されたときに第１及び第２のシリ
アル−パラレル変換手段の出力に得られる第１及び第２
のパラレルデジタルデータの各ビットをすべてハイレベ
ルにする第１及び第２の手段と、該第１及び第２の手段
の出力に得られる第１及び第２のパラレルデジタルデー
タの偶数番目同士又は奇数番目同士の各ビットを組み換
えて第１及び第２の組とし、この第１又は第２の組の少
くとも一方の組の各ビットのすべてがハイレベルのとき
、Ｅ期”）−ドと判定する判定手段とを具備したことに
より、入力電界強度の微弱等により同期ワードを構成す
るビットにエラーが生じた場合にも高い確率で同期検出
信号を得ることができる様にしたものである。
一般に衛星放送においては４相ＰＳＫ変調方式を採用し
、受信側において選択的に選出することができる多種の
プログラムをデジタル的に伝送する様にしている。この
場合、複数の同時伝送チャンネルを介して夫々のフレー
ムの始めに複数のビットからなる同期ワードを伝送する
と共に夫々のフレーム内部で多種のプログラムデータを
時分割的に順次伝送する様にしている。
、受信側において選択的に選出することができる多種の
プログラムをデジタル的に伝送する様にしている。この
場合、複数の同時伝送チャンネルを介して夫々のフレー
ムの始めに複数のビットからなる同期ワードを伝送する
と共に夫々のフレーム内部で多種のプログラムデータを
時分割的に順次伝送する様にしている。
ここに斯る衛星放送を受信するためには第４図に示す如
きデジタル放送受信機を必要とする。この第４図におい
てｆｌ）はパラボラアンテナを示し、このパラボラアン
テナ＋１１の出力に得られる受信信号は第１の周波数変
換器（２）、第２の周波数変換器（３）及び中間周波増
幅器（４）を介して４相ＰＳＫ復ｆＪＭ器（５）に供給
され、この４相ＰＳＫ復調器（５）において第１チヤン
ネルのデジタルデータ及び第２チヤンネルのデジタルデ
ータを得る如く復調され、４相ＰＳＫ復調器（５）の出
力側に得られる之等第１チャンネルのデジタルデータ及
び第２チヤンネルのデジタルデータは夫々データデコー
ダ（６）に供給される。このデータデコーダ（６）にお
いては多数の種々のプログラムから任意のプログラムを
選出し得る如くされており、選出されたプログラムのデ
ジタルデータはデジタル−アナログ変換器（７）に供給
され、以下、出力端子（８）を介して図示しない増幅器
、スピーカを通して再生される。
きデジタル放送受信機を必要とする。この第４図におい
てｆｌ）はパラボラアンテナを示し、このパラボラアン
テナ＋１１の出力に得られる受信信号は第１の周波数変
換器（２）、第２の周波数変換器（３）及び中間周波増
幅器（４）を介して４相ＰＳＫ復ｆＪＭ器（５）に供給
され、この４相ＰＳＫ復調器（５）において第１チヤン
ネルのデジタルデータ及び第２チヤンネルのデジタルデ
ータを得る如く復調され、４相ＰＳＫ復調器（５）の出
力側に得られる之等第１チャンネルのデジタルデータ及
び第２チヤンネルのデジタルデータは夫々データデコー
ダ（６）に供給される。このデータデコーダ（６）にお
いては多数の種々のプログラムから任意のプログラムを
選出し得る如くされており、選出されたプログラムのデ
ジタルデータはデジタル−アナログ変換器（７）に供給
され、以下、出力端子（８）を介して図示しない増幅器
、スピーカを通して再生される。
ところで第１及び第２のチャンネルの夫々のフレームの
始めに挿入されている同期ワードは受信側において第１
及び第２のチャンネルのデジタルデータを送信チャンネ
ルの内容に確実に正しく対応させるために用いられるも
のであり、従って、データデコーダ（６）において所望
のプログラムデータを選出し得る様にするためには同期
ワードがその構成とは無関係に同期ワードとして検出さ
れなければならない。ここに本例のデジタル放送受信機
においては第１及び第２チヤンネルのいずれか一方の同
期ワードを検出することによって第１及び第２チヤンネ
ルのデジタルデータを送信チャンネルの内容に確実に正
しく対応させることができる。そこで従来、斯るデジタ
ル送信受信機の同期検出回路として第５図に示す如きも
のが提案されている。
始めに挿入されている同期ワードは受信側において第１
及び第２のチャンネルのデジタルデータを送信チャンネ
ルの内容に確実に正しく対応させるために用いられるも
のであり、従って、データデコーダ（６）において所望
のプログラムデータを選出し得る様にするためには同期
ワードがその構成とは無関係に同期ワードとして検出さ
れなければならない。ここに本例のデジタル放送受信機
においては第１及び第２チヤンネルのいずれか一方の同
期ワードを検出することによって第１及び第２チヤンネ
ルのデジタルデータを送信チャンネルの内容に確実に正
しく対応させることができる。そこで従来、斯るデジタ
ル送信受信機の同期検出回路として第５図に示す如きも
のが提案されている。
この同期検出回路はデジタルデータ（１１１０００１０
０１０で構成される同期ワード、即ち、西ドイツの衛星
放送において使用されている所謂バーカーコード（Ｂａ
ｒｋｅｒ Ｃｏｄｅ ）を検出し１専るものであって、
この第５図において（１０）は４相ＰＳＫ復調器（５）
の出力に得られる第１チヤンネルのシリアルデジタルデ
ータが供給される第１チヤンネルシリアルデジタルデー
ク入力端子を示し、この第１チヤンネルシリアルデジタ
ルデータ入力端子（１０）をシフトレジスタ（１１）の
入力側に接続し、またこのシフトレジスタ（１１）のパ
ラレルデータ出力端子（ｌｌａ） （ｌｌｂ） ・
・・（ｌｌｋ）のうち第１、第２、第３、第７及び第１
０のパラレルデータ出力端子（ｌｌａ ） （ｌｌｂ
） （ｌｌｃ ） （ｌ１ｇ ）及び（ｌｌｊ
）をアンド回路（１２）の入力端子に夫々接続すると共
に第４、第５、第６、第８、第９及び第１１のパラレル
データ出力端子（ｌｉｄ ） （ｌｉｅ ） （ｌ
ｌｆ ）（ｌｌｂ ） （ｌｌｉ ）及び（ｌｌｋ）
を夫々インバータ（１３） （１４） （１５）
（１６） （１７）及び（１８）を介してアンド回
路（１２）の入力端子に夫々接続する） 如くして構成
されている。
０１０で構成される同期ワード、即ち、西ドイツの衛星
放送において使用されている所謂バーカーコード（Ｂａ
ｒｋｅｒ Ｃｏｄｅ ）を検出し１専るものであって、
この第５図において（１０）は４相ＰＳＫ復調器（５）
の出力に得られる第１チヤンネルのシリアルデジタルデ
ータが供給される第１チヤンネルシリアルデジタルデー
ク入力端子を示し、この第１チヤンネルシリアルデジタ
ルデータ入力端子（１０）をシフトレジスタ（１１）の
入力側に接続し、またこのシフトレジスタ（１１）のパ
ラレルデータ出力端子（ｌｌａ） （ｌｌｂ） ・
・・（ｌｌｋ）のうち第１、第２、第３、第７及び第１
０のパラレルデータ出力端子（ｌｌａ ） （ｌｌｂ
） （ｌｌｃ ） （ｌ１ｇ ）及び（ｌｌｊ
）をアンド回路（１２）の入力端子に夫々接続すると共
に第４、第５、第６、第８、第９及び第１１のパラレル
データ出力端子（ｌｉｄ ） （ｌｉｅ ） （ｌ
ｌｆ ）（ｌｌｂ ） （ｌｌｉ ）及び（ｌｌｋ）
を夫々インバータ（１３） （１４） （１５）
（１６） （１７）及び（１８）を介してアンド回
路（１２）の入力端子に夫々接続する） 如くして構成
されている。
この様に構成された同期検出回路においては、シフトレ
ジスタ（１１）に同期ワード（１１１０００１００１０
）が供給された場合のみ、アンド回路（１２）の入力端
子にパラレルデジタルデータ（１１１１１１１１１１１
］が供給され、このアンド回路（１２）の出力端子（１
９）にハイレベル信号“ｌ”を得ることができる。従っ
て、このハイレベル信号“１”を同期検出信号として使
用することができる。
ジスタ（１１）に同期ワード（１１１０００１００１０
）が供給された場合のみ、アンド回路（１２）の入力端
子にパラレルデジタルデータ（１１１１１１１１１１１
］が供給され、このアンド回路（１２）の出力端子（１
９）にハイレベル信号“ｌ”を得ることができる。従っ
て、このハイレベル信号“１”を同期検出信号として使
用することができる。
しかしながら、斯る従来のデジタル放送受信機の同期検
出回路においては、第１チヤンネルの同期ワードを構成
するビットのうち１個のビットにエラーが生ずると、同
期検出信号を得ることができないが、一般に４相ＰＳＫ
変調波においては第６図に示す如く一方のチャンネルの
成るビット（例えば第２チヤンネル（ＣＨ２）のｂ３ビ
ット）にエラーが生ずると１ビツト後の他方のチャンネ
ルのビット（第１チヤンネル（ＣＨｌ）のａ４ビット）
にエラーを誘発するという不都合があり、結局、第１及
び第２チヤンネルの両方の同期ワードが完全でない限り
、同期検出信号を得ることができないという不都合があ
った。
出回路においては、第１チヤンネルの同期ワードを構成
するビットのうち１個のビットにエラーが生ずると、同
期検出信号を得ることができないが、一般に４相ＰＳＫ
変調波においては第６図に示す如く一方のチャンネルの
成るビット（例えば第２チヤンネル（ＣＨ２）のｂ３ビ
ット）にエラーが生ずると１ビツト後の他方のチャンネ
ルのビット（第１チヤンネル（ＣＨｌ）のａ４ビット）
にエラーを誘発するという不都合があり、結局、第１及
び第２チヤンネルの両方の同期ワードが完全でない限り
、同期検出信号を得ることができないという不都合があ
った。
本発明は、斯る点に鑑み、同期ワードを構成するビット
にエラーが生じた場合にも高い確率で同期検出信号を得
ることができる様にしたデジタル放送受信機の同期検出
回路を提供することを目的とする。
にエラーが生じた場合にも高い確率で同期検出信号を得
ることができる様にしたデジタル放送受信機の同期検出
回路を提供することを目的とする。
本発明に依るデジタル放送受信機の同期検出回路は、第
１図に示す如く、復調器（５）の出力に得られる第１系
列及び第２系列のシリアルデジタルデータを夫々第１及
び第２のパラレルデジタルデータに変換する第１及び第
２のシリアル−パラレル変換手段（２０）及び（２１）
と、同期ワードが供給されたときに第１及び第２のシリ
アル−パラレル変換手段（２０）及び（２１）の出力に
得られる第１及び第２のパラレルデジタルデータの各ビ
ットをすべてハイレベルにする第１及び第２の手段と、
この第１及び第２の手段の出力に得られる第１及び第２
のパラレルデジタルデータの偶数番目同士又は奇数番目
同士の各ビットを組み換えて第１及び第２の組とし、こ
の第１又は第２の組の少くとも一方の組の各ビットのす
べてがハイレベルのとき、同期ワードと判定する判定手
段とを具備したものである。
１図に示す如く、復調器（５）の出力に得られる第１系
列及び第２系列のシリアルデジタルデータを夫々第１及
び第２のパラレルデジタルデータに変換する第１及び第
２のシリアル−パラレル変換手段（２０）及び（２１）
と、同期ワードが供給されたときに第１及び第２のシリ
アル−パラレル変換手段（２０）及び（２１）の出力に
得られる第１及び第２のパラレルデジタルデータの各ビ
ットをすべてハイレベルにする第１及び第２の手段と、
この第１及び第２の手段の出力に得られる第１及び第２
のパラレルデジタルデータの偶数番目同士又は奇数番目
同士の各ビットを組み換えて第１及び第２の組とし、こ
の第１又は第２の組の少くとも一方の組の各ビットのす
べてがハイレベルのとき、同期ワードと判定する判定手
段とを具備したものである。
斯る本発明に依れば、復調器（５）の出力に得られる第
１系列及び第２系列のシリアルデジタルデータを夫々第
１及び第２のパラレルデジタルデータに変換し、この第
１及び第２のパラレルデジタルデータを同期ワードが供
給されたときにこの同期ワードの各ビットをすべてハイ
レベルにする第１及び第２の手段を通し、この第１及び
第２の手段の出力に得られる第１及び第２のパラレルデ
ジタルデータの偶数番目同士又は奇数番目同士の各ビッ
トを組み換えて第１及び第２の組とし、この第１及び第
２の組の少くとも一方の各ビットのすべてがハイレベル
のとき、同期ワードと判定する様にされているので、同
期ワードを構成するビットにエラーが生じても高い確率
で同期検出信号を得ることができる。
１系列及び第２系列のシリアルデジタルデータを夫々第
１及び第２のパラレルデジタルデータに変換し、この第
１及び第２のパラレルデジタルデータを同期ワードが供
給されたときにこの同期ワードの各ビットをすべてハイ
レベルにする第１及び第２の手段を通し、この第１及び
第２の手段の出力に得られる第１及び第２のパラレルデ
ジタルデータの偶数番目同士又は奇数番目同士の各ビッ
トを組み換えて第１及び第２の組とし、この第１及び第
２の組の少くとも一方の各ビットのすべてがハイレベル
のとき、同期ワードと判定する様にされているので、同
期ワードを構成するビットにエラーが生じても高い確率
で同期検出信号を得ることができる。
以下、第１図〜第３図を参照して本発明デジタル放送受
信機の同期検出回路の一実施例につき説明しよう。本例
においては第４図例のデジタル放送受信機に使用し、ま
た第１及び第２のチャンネルの同期ワードを西ドイツに
おける衛星放送が使用している所謂バーカーコード（Ｂ
ａｒｋｅｒ Ｃｏｄｅ ）（１１１０００１００１０）
及びその反転コード（０００１１１０１１０１）とした
場合につき説明する。
信機の同期検出回路の一実施例につき説明しよう。本例
においては第４図例のデジタル放送受信機に使用し、ま
た第１及び第２のチャンネルの同期ワードを西ドイツに
おける衛星放送が使用している所謂バーカーコード（Ｂ
ａｒｋｅｒ Ｃｏｄｅ ）（１１１０００１００１０）
及びその反転コード（０００１１１０１１０１）とした
場合につき説明する。
この第１図において（２５）は４相ＰＳＫ復調器（５）
の出力に得られる第１チヤンネルのシリアルデジタルデ
ータが供給される第１チヤンネルシリアルデジタルデー
タ入力端子を示し、この第１チヤンネルシリアルデジタ
ルデータ入力端子（２５）を第１のシフトレジスタ（２
０）の入力側に接続し、この第１のシフトレジスタ（２
０）のパラレルデータ出力端子（２０ａ ） （２０
ｂ ） ・・・（２０ｋ ）に第１チヤンネルのシリ
アルデジタルデータをパラレル変換し、た第１のパラレ
ルデジタルデータを得る如くする。
の出力に得られる第１チヤンネルのシリアルデジタルデ
ータが供給される第１チヤンネルシリアルデジタルデー
タ入力端子を示し、この第１チヤンネルシリアルデジタ
ルデータ入力端子（２５）を第１のシフトレジスタ（２
０）の入力側に接続し、この第１のシフトレジスタ（２
０）のパラレルデータ出力端子（２０ａ ） （２０
ｂ ） ・・・（２０ｋ ）に第１チヤンネルのシリ
アルデジタルデータをパラレル変換し、た第１のパラレ
ルデジタルデータを得る如くする。
また第１のシフトレジスタ（２０）のパラレルデータ出
力端子（２０ａ）（２０ｂ）・・・（２０ｋ）の・うち
第１、第２、第３、第７及び第１０のパラレルデータ出
力端子（２０ａ ） （２０ｂ ） （２０ｃ ）
（２０ｇ ）及び（２０ｊ ）を端子（２２ａ ）
（２２ｂ ） （２２ｃ ）（２２ｇ）及び（２
２ｊ）に接続すると共に第４、第５、第６、第８、第９
及び第１１のパラレルデータ出力端子（２０ｄ ）
（２０ｅ ） （２Ｏｆ ） （２０ｈ ） （
２０ｉ ）及び（２０ｋ）を夫々インバータ（２６）
（２７） （２Ｂ）（２９） （３０）及び（３
１）を介して端子（２２ｄ ）（２２ｅ ） （２２
ｆ ） （２２ｈ ） （２２ｉ ）及び（２２ｋ
）に接続し、第１のシフトレジスタ（２０）に第１チヤ
ンネルの同期ワード（１１１０００１００１０）が供給
された場合、端子（２２ａ ） （２２ｂ ） ・
・・（２２ｋ ）にパラレルデジタルデータ（１１１１
１１１１１１１）を得ることができる様にする。
力端子（２０ａ）（２０ｂ）・・・（２０ｋ）の・うち
第１、第２、第３、第７及び第１０のパラレルデータ出
力端子（２０ａ ） （２０ｂ ） （２０ｃ ）
（２０ｇ ）及び（２０ｊ ）を端子（２２ａ ）
（２２ｂ ） （２２ｃ ）（２２ｇ）及び（２
２ｊ）に接続すると共に第４、第５、第６、第８、第９
及び第１１のパラレルデータ出力端子（２０ｄ ）
（２０ｅ ） （２Ｏｆ ） （２０ｈ ） （
２０ｉ ）及び（２０ｋ）を夫々インバータ（２６）
（２７） （２Ｂ）（２９） （３０）及び（３
１）を介して端子（２２ｄ ）（２２ｅ ） （２２
ｆ ） （２２ｈ ） （２２ｉ ）及び（２２ｋ
）に接続し、第１のシフトレジスタ（２０）に第１チヤ
ンネルの同期ワード（１１１０００１００１０）が供給
された場合、端子（２２ａ ） （２２ｂ ） ・
・・（２２ｋ ）にパラレルデジタルデータ（１１１１
１１１１１１１）を得ることができる様にする。
また（３２）は４相ＰＳＫ復調器（５）の出力に得られ
る第２チヤンネルのシリアルデジタルデータが供給され
る第２チヤンネルシリアルデジタルデータ入力端子を示
し、この第２チヤンネルシリアルデジタルデータ入力端
子（３２）を第２のシフトレジスタ（２１）の入力側に
接続し、この第２のシフトレジスタ（２１）のパラレル
データ出力端子（２１ａ ）（２１ｂ ’） ・・・
（２１ｋ ）に第２チヤンネルのシリアルデジタルデ
ータをパラレル変換した第２のパラレルデジタルデータ
を得る如くする。
る第２チヤンネルのシリアルデジタルデータが供給され
る第２チヤンネルシリアルデジタルデータ入力端子を示
し、この第２チヤンネルシリアルデジタルデータ入力端
子（３２）を第２のシフトレジスタ（２１）の入力側に
接続し、この第２のシフトレジスタ（２１）のパラレル
データ出力端子（２１ａ ）（２１ｂ ’） ・・・
（２１ｋ ）に第２チヤンネルのシリアルデジタルデ
ータをパラレル変換した第２のパラレルデジタルデータ
を得る如くする。
また第２のシフトレジスタ（２１）のパラレルデータ出
力端子（２１ａ ） （２１ｂ ） ・・・（２１
ｋ ）のうち第１、第２、第３、第７及び第１Ｏのパラ
レルデータ出力端子（２１ａ ） （２１ｂ ）
（２１ｃ ） （２１ｇ ）及び（２１ｊ ）を夫々
インバータ（３３） （３４） （３５）（３６）
及び（３７）を介して端子（２３ａ ） （２３ｂ
）（２３ｃ ） （２３ｇ ）及び（２３ｊ ）に接
続すると共に第４、第５、第６、第８、第９及び第１１
のパラレルデータ出力端子（２１ｄ ） （２１ｅ
） （２１ｆ ） （２１ｈ ）（２１ｉ）及び（
２１ｋ）を端子（２３ｄ ） （２３ｅ ）（２３ｆ
） （２３ｈ ） （２３ｉ ）及び（２３ｋ）
に接続し、第２のシフトレジスタ（２１）に第２チヤン
ネルの同期ワード（０００１１１０１１０１）が供給さ
れた場合、端子（２３ａ）（２３ｂ）・・・（２３ｋ）
にパラレルデジタルデータ（１１１１１１１１１１１）
を得ることができる様にする。
力端子（２１ａ ） （２１ｂ ） ・・・（２１
ｋ ）のうち第１、第２、第３、第７及び第１Ｏのパラ
レルデータ出力端子（２１ａ ） （２１ｂ ）
（２１ｃ ） （２１ｇ ）及び（２１ｊ ）を夫々
インバータ（３３） （３４） （３５）（３６）
及び（３７）を介して端子（２３ａ ） （２３ｂ
）（２３ｃ ） （２３ｇ ）及び（２３ｊ ）に接
続すると共に第４、第５、第６、第８、第９及び第１１
のパラレルデータ出力端子（２１ｄ ） （２１ｅ
） （２１ｆ ） （２１ｈ ）（２１ｉ）及び（
２１ｋ）を端子（２３ｄ ） （２３ｅ ）（２３ｆ
） （２３ｈ ） （２３ｉ ）及び（２３ｋ）
に接続し、第２のシフトレジスタ（２１）に第２チヤン
ネルの同期ワード（０００１１１０１１０１）が供給さ
れた場合、端子（２３ａ）（２３ｂ）・・・（２３ｋ）
にパラレルデジタルデータ（１１１１１１１１１１１）
を得ることができる様にする。
また端子（２２ａ ） （２２ｂ ） ・・・（２
２ｋ ）のうち第１、第３、第５、第７、第９及び第１
１の端子（２２ａ ） （２２ｃ ） （２２ｅ
） （２２ｇ ） （２２ｉ ）及び（２２ｋ）を
第１のアンド回路（３８）の入力端子に夫々接続すると
共に第２、第４、第６、第８及び第１０１７）出力端子
（２２ｂ） （２２ｄ） （２２ｆ） （２２ｈ
）及び（２２ｊ ）を第２のアンド回路（３９）の入力
端子に夫々接続し、また端子（２３ａ ） （２３ｂ
） ・・・（２３ｋ）のうち第１、第３、第５、第
７、第９及び第１１の出力端子（２３ａ ） （２３
ｃ ） （２３ｅ ）（２３ｇ ） （２３ｉ ）
及び（２３ｋ ）を第１のアンド回（２３ｈ ）及び（
２３ｊ ）を第２のアンド回路（３９）の入力端子に夫
々接続し、更に第１及び第２のアンド回路（３８）及び
（３９）の出力端子を夫々オア回路（４０）の一方及び
他方の入力端子に接続し、第１及び第２のアンド回路（
３８）及び（３９）の少なくとも一方の出力がハイレベ
ル信号“ｌ”のとき、即ち第１及び第２のアンド回路（
３８）及び（３９）に供給される夫々のパラレルデジタ
ルデータのうち少なくとも一方のパラレルデジタルデー
タの各ビットがすべてハイレベル“ｌ”のときオア回路
（４０）の出力端子（４１）にハイレベル信号″ｌ″を
得られる様にする。
２ｋ ）のうち第１、第３、第５、第７、第９及び第１
１の端子（２２ａ ） （２２ｃ ） （２２ｅ
） （２２ｇ ） （２２ｉ ）及び（２２ｋ）を
第１のアンド回路（３８）の入力端子に夫々接続すると
共に第２、第４、第６、第８及び第１０１７）出力端子
（２２ｂ） （２２ｄ） （２２ｆ） （２２ｈ
）及び（２２ｊ ）を第２のアンド回路（３９）の入力
端子に夫々接続し、また端子（２３ａ ） （２３ｂ
） ・・・（２３ｋ）のうち第１、第３、第５、第
７、第９及び第１１の出力端子（２３ａ ） （２３
ｃ ） （２３ｅ ）（２３ｇ ） （２３ｉ ）
及び（２３ｋ ）を第１のアンド回（２３ｈ ）及び（
２３ｊ ）を第２のアンド回路（３９）の入力端子に夫
々接続し、更に第１及び第２のアンド回路（３８）及び
（３９）の出力端子を夫々オア回路（４０）の一方及び
他方の入力端子に接続し、第１及び第２のアンド回路（
３８）及び（３９）の少なくとも一方の出力がハイレベ
ル信号“ｌ”のとき、即ち第１及び第２のアンド回路（
３８）及び（３９）に供給される夫々のパラレルデジタ
ルデータのうち少なくとも一方のパラレルデジタルデー
タの各ビットがすべてハイレベル“ｌ”のときオア回路
（４０）の出力端子（４１）にハイレベル信号″ｌ″を
得られる様にする。
この様に構成された本例のデジタル放送受信機の同期検
出回路においては、第２図に示す如く端子＜２２ａ ）
（２２ｂ ） ・・・（２２ｋ ）及び端子（２
３ａ）（２３ｂ） ・・・ （２３ｋ）に得られるパ
ラレルデジタルデータを夫々（／’ｌ Ａ２ Ａ３ Ａ
４ Ａｓ Ａｓ ＡｙＡｓ Ａｌ Ａｌ０Ａ１１）及び
ＣＢＩ Ｂ２８３８４ Ｂ５Ｂｓ Ｂｖ Ｂｅ Ｂｓ
ＢｓｏＢｌｌ）とした場合、端子（２２ａ）（２２ｂ）
・・・（２２ｋ）に得られるパラレルデジタルデータ（
ＡＩＡ２ ・・・Ａ１□〕のうち奇数番目のビットＡ
１ 、Ａ３ ＋ ・・・Ａ１１と端子（２３ａ）（２
３ｂ）・・・（２３ｋ）に得られるパラレルデジタルデ
ータ（ＢＩ Ｂ２ ・・・Ｂ□１〕のうち偶数番目の
ビットＢ２．Ｂ４． ・・・５ｔＯ１即ち第２図にお
いて実線で結んだパラレルデジタルデータ（ＡｌＢ２
Ａ３ Ｆ３４Ａｓ Ｂｓ Ａｔ Ｂａ ＡｓＢｓｏＡｕ
）が第１のアンド回路（３８）の入力端子に供給される
と共に端子（２２ａ ） （２２ｂ ） ・・・（
２２ｋ ）に得られるパラレルデジタルデータ（ＡｔＡ
２ ・・・Ａ１１〕のうち偶数番目のビットＡ２゜Ａ４
．・ ・・Ａｌｏと端子（２３ａ）（２３ｂ）・・・（
２３ｋ）に得られるパラレルデジタルデータ（ＢｓＢ２
・・・Ｂ１□〕のうち奇数番目のビットＢｔ。
出回路においては、第２図に示す如く端子＜２２ａ ）
（２２ｂ ） ・・・（２２ｋ ）及び端子（２
３ａ）（２３ｂ） ・・・ （２３ｋ）に得られるパ
ラレルデジタルデータを夫々（／’ｌ Ａ２ Ａ３ Ａ
４ Ａｓ Ａｓ ＡｙＡｓ Ａｌ Ａｌ０Ａ１１）及び
ＣＢＩ Ｂ２８３８４ Ｂ５Ｂｓ Ｂｖ Ｂｅ Ｂｓ
ＢｓｏＢｌｌ）とした場合、端子（２２ａ）（２２ｂ）
・・・（２２ｋ）に得られるパラレルデジタルデータ（
ＡＩＡ２ ・・・Ａ１□〕のうち奇数番目のビットＡ
１ 、Ａ３ ＋ ・・・Ａ１１と端子（２３ａ）（２
３ｂ）・・・（２３ｋ）に得られるパラレルデジタルデ
ータ（ＢＩ Ｂ２ ・・・Ｂ□１〕のうち偶数番目の
ビットＢ２．Ｂ４． ・・・５ｔＯ１即ち第２図にお
いて実線で結んだパラレルデジタルデータ（ＡｌＢ２
Ａ３ Ｆ３４Ａｓ Ｂｓ Ａｔ Ｂａ ＡｓＢｓｏＡｕ
）が第１のアンド回路（３８）の入力端子に供給される
と共に端子（２２ａ ） （２２ｂ ） ・・・（
２２ｋ ）に得られるパラレルデジタルデータ（ＡｔＡ
２ ・・・Ａ１１〕のうち偶数番目のビットＡ２゜Ａ４
．・ ・・Ａｌｏと端子（２３ａ）（２３ｂ）・・・（
２３ｋ）に得られるパラレルデジタルデータ（ＢｓＢ２
・・・Ｂ１□〕のうち奇数番目のビットＢｔ。
Ｂ３． ・・・Ｂｔｔ、即ち第２図において破線で結
んだパラレルデジタルデータ（ＢＩ Ａ２ Ｂ５Ａ４Ｂ
ｓ Ａｓ Ｂ？ Ａｓ Ｂ９Ａ１ｏＢｔ１）が第２のア
ンド回路（３９）の入力端子に供給されるので、第１の
アンド回路（３８）の入力端子に供給されるパラレルデ
ジタルデータ（Ａｘ Ｂ２ Ａｌ ・・・Ｂ＋ｏＡｕ
）及び第２のアンド回路（３９）の入力端子に供給され
るパラレルデジタルデータの（Ｂ１Ａ２ Ｂ３ ・・
・ＡｚｏＢｕ）のうち少なくとも一方のパラレルデジタ
ルデータの各ビットがすべてハイレベル″１“であれば
、アオ回路（４０）の出力端子（４１）にハイレベル信
号“１”を得ることができる。
んだパラレルデジタルデータ（ＢＩ Ａ２ Ｂ５Ａ４Ｂ
ｓ Ａｓ Ｂ？ Ａｓ Ｂ９Ａ１ｏＢｔ１）が第２のア
ンド回路（３９）の入力端子に供給されるので、第１の
アンド回路（３８）の入力端子に供給されるパラレルデ
ジタルデータ（Ａｘ Ｂ２ Ａｌ ・・・Ｂ＋ｏＡｕ
）及び第２のアンド回路（３９）の入力端子に供給され
るパラレルデジタルデータの（Ｂ１Ａ２ Ｂ３ ・・
・ＡｚｏＢｕ）のうち少なくとも一方のパラレルデジタ
ルデータの各ビットがすべてハイレベル″１“であれば
、アオ回路（４０）の出力端子（４１）にハイレベル信
号“１”を得ることができる。
そこで端子（２２ａ）（２２ｂ）・・・（２２ｋ）及び
端子（２３ａ ） （２３ｂ ） ・・・（２３ｋ
）に得られるパラレルデジタルデータ（ＡｔＡ２
・・・Ａ１１〕及び（ＢＩＢ２ ・・・Ｂ１１〕が夫
々第１及び第２のチャンネルの同期ワードであった場合
において、仮りにいずれか一方の同期ワードの１ビツト
、例えば第１チヤンネルの同期ワードのＡ２ビットにエ
ラーがあり、その結果、第２チヤンネルの同期ワードの
Ｂ３ビットもエラー状態になったとしても、第１のアン
ド回路（３８）に供給されるデジタルパラレルビット
（Ａｔ Ｂ２ Ａ３ ・・・ＢＩＱＡＬＬ）は何らエ
ラーがない状態であるから、オア回路（４０）の出力端
子（４１）に同期検出信号を得るこきができる。即ら、
第３図Ａに示す如く第１チヤンネルの同期ワード（１１
１０００１００１０）の２番目のビット“１”がエラー
を生じ第１チヤンネルの同期ワードが第３図Ｂに示す如
＜ （１０１０００１００１０）となり、その結果、
第３図Ｅに示す第２チヤンネルの同期ワード（０００１
１１０１１０１）の３番目のビット“０”がエラーを誘
発し第２チヤンネルの同期ワードが第３図りに示す如＜
（００１１１１０１１０１）となり、２等エラーを
生じた同期ワード（１０１０００１００１０）及び（０
０１１１１０１１０１）が夫々４相ＰＳＫ復調器（５）
から第１及び第２のシフトレジスタ（２０）及び（２１
）に供給された場合、端子（２２ａ ） （２２ｂ
）・・・（２２ｋ）及び端子（２３ａ）（２３ｂ）・・
・（２３ｋ）には第３図Ｃに示す如く第１及び第２のパ
ラレルデジタルデータ（１０１１１１１１１１１）及び
（１１０１１１１１１１１）が得られるが、この場合、
本例においては第２のアンド回路（３９）には第３図Ｃ
示す破線で結ばれたパラレルデジタルデータ（１００１
１１１１１１１）が供給されることになるが、第１のア
ンド回路（３日）には第３図Ｃに示す実線で結ばれたパ
ラレルデジタルデータ（１１１１１１１１１１１）が供
給されるので、オア回路（４０）の出力端子（４１）に
は同期検出信号“ｌｏを得ることができる。
端子（２３ａ ） （２３ｂ ） ・・・（２３ｋ
）に得られるパラレルデジタルデータ（ＡｔＡ２
・・・Ａ１１〕及び（ＢＩＢ２ ・・・Ｂ１１〕が夫
々第１及び第２のチャンネルの同期ワードであった場合
において、仮りにいずれか一方の同期ワードの１ビツト
、例えば第１チヤンネルの同期ワードのＡ２ビットにエ
ラーがあり、その結果、第２チヤンネルの同期ワードの
Ｂ３ビットもエラー状態になったとしても、第１のアン
ド回路（３８）に供給されるデジタルパラレルビット
（Ａｔ Ｂ２ Ａ３ ・・・ＢＩＱＡＬＬ）は何らエ
ラーがない状態であるから、オア回路（４０）の出力端
子（４１）に同期検出信号を得るこきができる。即ら、
第３図Ａに示す如く第１チヤンネルの同期ワード（１１
１０００１００１０）の２番目のビット“１”がエラー
を生じ第１チヤンネルの同期ワードが第３図Ｂに示す如
＜ （１０１０００１００１０）となり、その結果、
第３図Ｅに示す第２チヤンネルの同期ワード（０００１
１１０１１０１）の３番目のビット“０”がエラーを誘
発し第２チヤンネルの同期ワードが第３図りに示す如＜
（００１１１１０１１０１）となり、２等エラーを
生じた同期ワード（１０１０００１００１０）及び（０
０１１１１０１１０１）が夫々４相ＰＳＫ復調器（５）
から第１及び第２のシフトレジスタ（２０）及び（２１
）に供給された場合、端子（２２ａ ） （２２ｂ
）・・・（２２ｋ）及び端子（２３ａ）（２３ｂ）・・
・（２３ｋ）には第３図Ｃに示す如く第１及び第２のパ
ラレルデジタルデータ（１０１１１１１１１１１）及び
（１１０１１１１１１１１）が得られるが、この場合、
本例においては第２のアンド回路（３９）には第３図Ｃ
示す破線で結ばれたパラレルデジタルデータ（１００１
１１１１１１１）が供給されることになるが、第１のア
ンド回路（３日）には第３図Ｃに示す実線で結ばれたパ
ラレルデジタルデータ（１１１１１１１１１１１）が供
給されるので、オア回路（４０）の出力端子（４１）に
は同期検出信号“ｌｏを得ることができる。
従って、本実施例に依れば、第１及び第２のチャンネル
の同期ワードのいずれか一方の同期ワードの１個のビッ
トにエラーが生じ、その結果、他方の同期ワードの１ビ
ツト後のビットにエラーが誘発されるとしても、同期検
出信号を傅ることができるという利益がある。
の同期ワードのいずれか一方の同期ワードの１個のビッ
トにエラーが生じ、その結果、他方の同期ワードの１ビ
ツト後のビットにエラーが誘発されるとしても、同期検
出信号を傅ることができるという利益がある。
また２ビツトにエラーが生ずることがあっても、このエ
ラーが第２図に示す（Ａｔ Ｂ２ Ａ３ ・・・Ａ１
１〕又はＣＢＩＡ２Ｂ３ ・・・Ｂ１１〕のうちの２
ビツトであれば同期検出信号を得ることができ、更にエ
ラーが（Ａｔ Ｂ２ Ａ３ ・・・Ａ１１〕又は（Ｂ
Ｉ Ａ２ Ｂｘ ・・・Ｂ１□〕のうちのいずれかで
生ずる限り、３個以上のエラーが生じても同期検出信号
を得ることができるという利益がある。
ラーが第２図に示す（Ａｔ Ｂ２ Ａ３ ・・・Ａ１
１〕又はＣＢＩＡ２Ｂ３ ・・・Ｂ１１〕のうちの２
ビツトであれば同期検出信号を得ることができ、更にエ
ラーが（Ａｔ Ｂ２ Ａ３ ・・・Ａ１１〕又は（Ｂ
Ｉ Ａ２ Ｂｘ ・・・Ｂ１□〕のうちのいずれかで
生ずる限り、３個以上のエラーが生じても同期検出信号
を得ることができるという利益がある。
因に１ビツトのエラー発生率をＰとした場合、第５図従
来例において同期検出信号を得られない確率（同期つぶ
れ確率）をＰｏ （Ｐ） −１−（１−Ｐ）で表わす
ことができ、ここにＰ ＝ １０−２とした場合、Ｐｏ
（１０−２） ＝０．１０４６となり、Ｐ ＝ １
０−’とした場合、Ｐ ｏ （１Ｏ−３） ＝ ０．
０１０９となる。
来例において同期検出信号を得られない確率（同期つぶ
れ確率）をＰｏ （Ｐ） −１−（１−Ｐ）で表わす
ことができ、ここにＰ ＝ １０−２とした場合、Ｐｏ
（１０−２） ＝０．１０４６となり、Ｐ ＝ １
０−’とした場合、Ｐ ｏ （１Ｏ−３） ＝ ０．
０１０９となる。
一方、本実施例において１１個中２個のエラーが発生し
て同期がつぶれる確率ｐ１ （ｐ）を求めてみると、Ｐ
ｔ （Ｐ） ＝１１Ｃ１・Ｐ−ｙｃｔ・Ｐ ・（１−
Ｐ）’／２ となり、Ｐ ＝ １０−’とした場合、
Ｐ （１０−２） ＝２．５３ｘｌＯ−’となり、Ｐ
＝ １０−３とした場合、Ｐ （１０−’） ＝２，７
３ｘｌＯ−５となる。
て同期がつぶれる確率ｐ１ （ｐ）を求めてみると、Ｐ
ｔ （Ｐ） ＝１１Ｃ１・Ｐ−ｙｃｔ・Ｐ ・（１−
Ｐ）’／２ となり、Ｐ ＝ １０−’とした場合、
Ｐ （１０−２） ＝２．５３ｘｌＯ−’となり、Ｐ
＝ １０−３とした場合、Ｐ （１０−’） ＝２，７
３ｘｌＯ−５となる。
ここにＰａ （Ｐ）とＰｔ （Ｐ）とを比較すると
ｐ ＝ ｔｏ−’の場合、Ｐｏ （Ｐ） ／ＰＬ
（Ｐ） ＝０．１０４６／ ２．５３Ｘ １０−’ ＝
４１．３となり、Ｐ ＝ １０−’の場合Ｐａ （
Ｐ）／Ｐｔ （Ｐ） ＝０．０１０９／２．７３ｘｌ
Ｏ−５＝３９９．３となり、第５図従来例は本実施例に
比しきわめて高い同期つぶれ確率を有していることが理
解できる。
ｐ ＝ ｔｏ−’の場合、Ｐｏ （Ｐ） ／ＰＬ
（Ｐ） ＝０．１０４６／ ２．５３Ｘ １０−’ ＝
４１．３となり、Ｐ ＝ １０−’の場合Ｐａ （
Ｐ）／Ｐｔ （Ｐ） ＝０．０１０９／２．７３ｘｌ
Ｏ−５＝３９９．３となり、第５図従来例は本実施例に
比しきわめて高い同期つぶれ確率を有していることが理
解できる。
この様に本実施例は第５図従来例に比しきわめて低い同
期つぶれ率（Ｐ＝１０−３とした場合、 １／４００）
即ち、きわめて高い確率で同期検出信号を得ることがで
きるという利益がある。
期つぶれ率（Ｐ＝１０−３とした場合、 １／４００）
即ち、きわめて高い確率で同期検出信号を得ることがで
きるという利益がある。
尚、上述実施例においては第１のチャンネルの同期語を
１１ビツトの（１１１０００１００１０） 、第２のチ
ャンネルの同期語を１１ビツトの（０００１１１０１１
０１）とした場合について述べたが、この代りに種々の
構成の同期語をとることができ、この場合にも上述同様
の作用効果を得ることができることは容易に理解できよ
う。
１１ビツトの（１１１０００１００１０） 、第２のチ
ャンネルの同期語を１１ビツトの（０００１１１０１１
０１）とした場合について述べたが、この代りに種々の
構成の同期語をとることができ、この場合にも上述同様
の作用効果を得ることができることは容易に理解できよ
う。
また本発明は上述実施例に限らず、本発明の要旨を逸脱
することなく、その他種々の構成が取り得ることは勿論
である。
することなく、その他種々の構成が取り得ることは勿論
である。
本発明に依れば、復調器の出力に得られる第１系列及び
第２系列のシリアルデジタルデータを夫々第１及び第２
のパラレルデジタルデータに変換し、この第１及び第２
のパラレルデジタルデータを同期ワードが供給されたと
きにこの同期ワードの各ビットをすべてハイレベルにす
る手段を通し、この手段の出力に得られる第１及び第２
のパラレルデジタルデータの偶数番目同士又は奇数番目
同士の各ビットを組み換えて第１及び第２の組とし、こ
の第１及び第２の組の少なくとも一方の組の各ビットの
すべてがハイレベルのとき、同期ワードと判定する様に
されているので、同期ワードを構成するビットにエラー
が生じても高い確率で同期検出信号を得ることができる
という利益がある。
第２系列のシリアルデジタルデータを夫々第１及び第２
のパラレルデジタルデータに変換し、この第１及び第２
のパラレルデジタルデータを同期ワードが供給されたと
きにこの同期ワードの各ビットをすべてハイレベルにす
る手段を通し、この手段の出力に得られる第１及び第２
のパラレルデジタルデータの偶数番目同士又は奇数番目
同士の各ビットを組み換えて第１及び第２の組とし、こ
の第１及び第２の組の少なくとも一方の組の各ビットの
すべてがハイレベルのとき、同期ワードと判定する様に
されているので、同期ワードを構成するビットにエラー
が生じても高い確率で同期検出信号を得ることができる
という利益がある。
第１図は本発明デジタル放送受信機の同期検出回路の一
実施例を示す構成図、第２図及び第３図は本発明の説明
に供する線図、第４図はデジタル放送受信機の一例を示
す構成図、第５・図は従来の同期検出回路を示す構成図
、第６図は従来例の説明に供する線図である。 （２０）及び（２１）は夫々シフトレジスタ、（２５）
は第１チヤンネルシリアルデジタルデータ入力端子、（
２６） （２７） （２８） （２９） （３
０） （３１） （３３）（３４） （３５）
（３６）及び（３７）は夫々インバータ、（３２）は
第２チヤンネルシリアルデジタルデータ入力端子、（３
８）及び（３９）は夫々アンド回路、（４０）はオア回
路である。
実施例を示す構成図、第２図及び第３図は本発明の説明
に供する線図、第４図はデジタル放送受信機の一例を示
す構成図、第５・図は従来の同期検出回路を示す構成図
、第６図は従来例の説明に供する線図である。 （２０）及び（２１）は夫々シフトレジスタ、（２５）
は第１チヤンネルシリアルデジタルデータ入力端子、（
２６） （２７） （２８） （２９） （３
０） （３１） （３３）（３４） （３５）
（３６）及び（３７）は夫々インバータ、（３２）は
第２チヤンネルシリアルデジタルデータ入力端子、（３
８）及び（３９）は夫々アンド回路、（４０）はオア回
路である。
Claims (1)
- 復調器の出力に得られる第１系列及び第２系列のシリア
ルデジタルデータを夫々第１及び第２のパラレルデジタ
ルデータに変換する第１及び第２のシリアル−パラレル
変換手段と、同期ワードが供給されたときに上記第１及
び第２のシリアル−パラレル変換手段の出力に得られる
第１及び第２のパラレルデジタルデータの各ビットをす
べてハイレベルにする第１及び第２の手段と、該第１及
び第２の手段の出力に得られる第１及び第２のパラレル
デジタルデータの偶数番目同士又は奇数番目同士の各ビ
ットを組み換えて第１及び第２の組とし、該第１又は第
２の組の少くとも一方の組の各ビットのすべてがハイレ
ベルのとき、同期ワードと判定する判定手段とを具備し
たことを特徴とするデジタル放送受信機の同期検出回路
。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29733385A JPH0681131B2 (ja) | 1985-12-28 | 1985-12-28 | デジタル放送受信機の同期検出回路 |
| US07/093,024 US4800578A (en) | 1985-12-28 | 1986-12-25 | Synchronizing detecting circuit for a digital broadcasting receiver |
| AU68358/87A AU591751B2 (en) | 1985-12-28 | 1986-12-25 | Circuit for detecting synchronism in a digital broadcast receiver |
| DE3689743T DE3689743T2 (de) | 1985-12-28 | 1986-12-25 | Synchronisiererkennungsschaltung für einen digitalen übertragungsempfänger. |
| PCT/JP1986/000651 WO1987004310A1 (en) | 1985-12-28 | 1986-12-25 | Circuit for detecting synchronism in a digital broadcast receiver |
| EP87900281A EP0255840B1 (en) | 1985-12-28 | 1987-07-21 | Circuit for detecting synchronism in a digital broadcast receiver |
| KR1019870700780A KR950002445B1 (ko) | 1985-12-28 | 1987-08-27 | 디지탈 방송 수신기의 동기 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29733385A JPH0681131B2 (ja) | 1985-12-28 | 1985-12-28 | デジタル放送受信機の同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157431A true JPS62157431A (ja) | 1987-07-13 |
| JPH0681131B2 JPH0681131B2 (ja) | 1994-10-12 |
Family
ID=17845157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29733385A Expired - Fee Related JPH0681131B2 (ja) | 1985-12-28 | 1985-12-28 | デジタル放送受信機の同期検出回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4800578A (ja) |
| EP (1) | EP0255840B1 (ja) |
| JP (1) | JPH0681131B2 (ja) |
| KR (1) | KR950002445B1 (ja) |
| AU (1) | AU591751B2 (ja) |
| DE (1) | DE3689743T2 (ja) |
| WO (1) | WO1987004310A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144072B2 (ja) * | 1992-06-30 | 2001-03-07 | ソニー株式会社 | 同期検出装置および同期検出保護方法 |
| JPH10512733A (ja) * | 1995-10-12 | 1998-12-02 | ネクスト レベル コミュニケーションズ | バースト・モード・プレアンブル |
| US5883929A (en) * | 1996-04-03 | 1999-03-16 | Ericsson, Inc. | Synchronization method, and associated circuitry, for synchronizing a receiver with a transmitter |
| KR100958653B1 (ko) * | 2007-08-07 | 2010-05-20 | 한국전자통신연구원 | 디지털 방송 송수신 장치 및 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3766316A (en) * | 1972-05-03 | 1973-10-16 | Us Navy | Frame synchronization detector |
| JPS5457812A (en) * | 1977-10-17 | 1979-05-10 | Mitsubishi Electric Corp | Unique word detector |
| NL8003477A (nl) * | 1980-06-16 | 1982-01-18 | Philips Nv | Inrichting voor het verwerken van serieele informatie welke is voorzien van synchronisatiewoorden. |
| JPS5874757A (ja) * | 1981-10-29 | 1983-05-06 | Toa Paint Kk | 道路標示用塗料 |
| DE3201934A1 (de) * | 1982-01-22 | 1983-08-04 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | System zur uebertragung von digitalen informatonssignalen |
| JPS5974757A (ja) | 1982-10-22 | 1984-04-27 | Hitachi Ltd | 同期信号検出回路 |
| US4573171A (en) * | 1982-12-27 | 1986-02-25 | Rockwell International Corporation | Sync detect circuit |
| JPS6068787A (ja) * | 1983-09-26 | 1985-04-19 | Hitachi Ltd | フレ−ミングコ−ド検出回路 |
-
1985
- 1985-12-28 JP JP29733385A patent/JPH0681131B2/ja not_active Expired - Fee Related
-
1986
- 1986-12-25 DE DE3689743T patent/DE3689743T2/de not_active Expired - Fee Related
- 1986-12-25 AU AU68358/87A patent/AU591751B2/en not_active Ceased
- 1986-12-25 WO PCT/JP1986/000651 patent/WO1987004310A1/ja active IP Right Grant
- 1986-12-25 US US07/093,024 patent/US4800578A/en not_active Expired - Lifetime
-
1987
- 1987-07-21 EP EP87900281A patent/EP0255840B1/en not_active Expired - Lifetime
- 1987-08-27 KR KR1019870700780A patent/KR950002445B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0255840A1 (en) | 1988-02-17 |
| KR880701047A (ko) | 1988-04-22 |
| EP0255840A4 (en) | 1989-12-12 |
| JPH0681131B2 (ja) | 1994-10-12 |
| DE3689743D1 (de) | 1994-04-28 |
| EP0255840B1 (en) | 1994-03-23 |
| DE3689743T2 (de) | 1994-06-30 |
| WO1987004310A1 (en) | 1987-07-16 |
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