JPS62137648A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［覆宥ニーｐ１用功野］ この発明げ、アドレスの制御装置に関し、％て複数の可
変なアドレス設定が可能なシステムにおけるアドレス制
御装置に関するものである。

〔従来の技術〕

第２図は従来のアドレス制御卸装置を示す回路図であり
、同図において（１）ニアドレス信号ｓ　（７）、（７
ａ）に比較器、（６）は論理積回路、（８）はアドレス
の先頭値ｔｌ−設定する信号発生器、（７１１１アドレ
スの最終値を設定する信号発生器である。

次に動作について説明する。信号発生器（８）に工り、
アドレスの先頭値が設定されｔ信号とアドレス信号（１
）の比較を比較器（７）で行ない信号発生器（８）によ
り設定された信号エリアドレス信号（１）が大きいか等
しければ（Ａ２Ｂ）のオン信号が論理積回路（６）へ出
力される。

一方、信号発生器（９）によりアドレスの最終値が設定
された信号とアドレス１言号（１）の比較を比較器（７
ａ）で行な仏、信号発生器（９）により設定された信号
エリアドレス信号（１）が小さいか等しければ（Ａ≦Ｂ
）のオン信号が論理積回路（６）へ出力される。

この論理積回路（６）に論理積条件をとるので上記比較
器（７）と比較器（７ａ）の各オン信号が入力さ一？″
した場合にアドレス一致信号（６ａ）を出力する。

〔発明が解決しようとする問題点〕

従来のアドレス制御装置は、アドレスの先頭値及びアド
レスの最終値を、別々に設定しなければならず、メモリ
装置及びＩ　／　Ｏ装置のアドレスの大きさが変わらな
い場合においても、アドレスの先頭＠を変更する場合に
アドレスの最終値も変更しなければならないため操作が
複雑になるなどの問題点があった。

本発明に上記のような問題点を解消するためになされた
もので、アドレスの先頭値とアドレスの巾の大きさを設
定することにより、アドレス一致の範囲を制御できるア
ドレス制御装置を得ることを目的としている。

〔問題点を解決するための手段〕

この発明に係るアドレス制御装置に、アドレスの先頭値
をアドレス先頭値設定手段にて設定し、アドレスの先頭
値と入力されるアドレス信号の巾の大きさを加算手段に
て加算し、この加算値と任意に設定されて入力されるア
ドレス信号の巾の大きさとを比較して、この比較値と上
記加算手段の力ロ算結果とに＝る論理積手段にてアドレ
ス一致信号を出力して了ドレス信号を制御するものであ
る。

〔ｆ乍用〕

この発明【おけるアドレス制御装置に、アドレスの大き
さが変更なき場合にアドレスの先頭値のみの変更でアド
レス一致範囲の設定を可能にする○〔実施例〕 以下、この発明の一実施例ｆ、第１図に基づいて説明す
る。第１図に本実施例の全体回路ブロック図を示し、同
図において本実施例に係るアドレス制御装置は、入力さ
れるアドレス信号（１）の先頭値を設定するアドレス先
頭値設定回路（２）と、該アドレス先頭値設定回路（２
）にて設定された先頭値と上記入力されるアドレス信号
（１）の巾の大きさを加算し、この加算結果に基づき信
号値の桁上がりの有無によりオン・オフ信号（３ａ）を
送出すると共に、加算値を送出する加算器（３）と、上
記入力されるアドレス信号（１）の巾の大きさを任意に
設定するアドレス巾設定回路（４）と、該アドレス巾設
定回路（４）にて設定されたアドレス信号（１）の巾の
大きさと上記加！６＋ｓ＋にて送出される加算値とを比
較し、この比稜結果に基づきオン・オフ信号（５ａ）を
送出する比較器（５）と、該比較器（５）及び上記加算
器（８）の各オン信号（３ａ）、（５ａ）が入力された
場合にアドレス一致信号（６ａ）を送出する論理積回路
（６）とを備え、アドレスの一致範囲を設定する構成で
ある。

次に上記構成に基づく本実施例のｗＪ咋を詳細に説即す
る。まず、アドレス信号（１）は全体の制御を統制する
中央処理装置（図示を省略する）から送出され、このア
ドレス信号（１）の巾の大きさとアドレス先頭値設定回
路（２）にて設定された先頭値とを加算器（８）にて加
算される。

この加算器（８）に、上記加算値（Σ１．Σ２．Σ３）
とこの加算値に基づく信号値の桁上がりの有無によりオ
ン・オフ信号（６ａ）を送出する。

他方、アドレス巾設定回路（４）にて設定されたアドレ
ス信号の巾の設定値と上記加算器（８）にて得られる加
算値（Σ１．Σ２．Σ３）とが比較器（５）に入力され
、上記加算値（Σ１．Σ２．Σ３）をＡ工、　Ａ２．　
Ａ３とすると共に設定値をＢよ、Ｂ２．Ｂ３として比較
され、この比較結果がＡ≦Ｂのときオン信号（５ａ）を
送出することとなる。

さらに、上記加算器（８）のオン信号（３ａ）と比較器
（６）のオン信号（５ａ）とが論理積回路（６）に各々
入力された場合に、この論理積回路（６）はアドレス一
致信号（６ａ）を送出することとなる。

次に上記実施例に具体的数値を導入することに工り説明
する。

上記アドレス先頭値設定回路（２）ニアドレス信号（１
）の先頭値における２の補数が予め設定されであるので
、入力されたアドレス信号（１）が先頭随の場合、２の
出力はキャリーのみとなる。また、このとき加算器（８
）の加算値（Σ１．Σ２．Σ３）の値は、０であるので
（Ａ＜Ｂ　）の出力が１であるオン信号（３ａ）となり
、論理積回路（６）からアドレス一致信号が出力される
。

さらに具体的数値として中央処理装置から送出されるア
ドレス信号（１）のは号（直が４０であり、アドレス先
頭値設定回路／２）にて先＠値−５０（予めアドレス信
号に対して負の値を設定する）力Ｓ設定さ几た場合には
、加Ｈ器（８）の加寛値がΣ＝−１０となり、信号値の
桁上がりが無いのでオフ信号（３ａ）が出力されること
となる。このオフ信号（３ａ）の出力により論理積条件
が論理積回路（６）にてイ両足しないことからアドレス
一致信号（６ａ）ｎ出力されない。

他方、上記アドレス信号（１）の信号値が６０であり、
設定され友先頭値が−５０である場合には。

加算５（３）の加算値がΣ＝＋１０となり、信号値の桁
上がりが有るのでオン信号（３ａ）が出力されることと
なる０またアドレス巾設定回路（４）にてアドレス信号
の巾の大きさが５０と設定された場合には比較器（５）
に加ｌｉ器Σ＝＋１０（＝Ａ）と設定値５０（二Ｂ）と
を比較してＡ≦Ｂであることを条件として　　＝゛、オ
ン信号（５ａ） を送出する。

：つで、上記加算器（３）のオン信号（６ａ）と比較器
（５）のオン信号（５ａ）が共に入力され論理積条件を
満足すること力・ら、論理積回路（６）エリアドレス一
致信号（６ａ）が送出されることとなる。

なお、上記冥施例でにアドレス先塀値設定厄路（２）及
びアドレス巾設定回路（４）に抵抗とスイッチを用いて
構成したが、これらの回路ハ電圧を発生させるものなら
トランジスタ、ＩＣでも工〈同様の効果を奏する。

〔発明の効果〕

以上のようにこの発明に工れば、アドレス制御装置をア
ドレスの先頭値とアドレスの大きさを別々に設定できる
よう構成し友ので、アドレス変更時の操作が簡単な装置
が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一冥施例に係るアドレス制御装置の全
体回路ブロック図、第２図に従来のアドレス制御装置の
全体回路ブロック図を示す０（１）・・アドレス信号 （２）・・アドレス先頭値設定回路 （８１・・加算器 （４）・−アドレス巾設定回路 （δ）・・比較器　　　　（６）・０論理積回路（３ａ
）、（５ａ）・・オン信号 図中、同一符号に同−又に相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　入力されるアドレス信号の先頭値を設定するアドレス
   先頭値設定手段と、該アドレス先頭値設定手段にて設定
   された先頭値と上記入力されるアドレス信号の巾の大き
   さを加算し、この加算結果に基づき信号値の桁上がりの
   有無によりオン・オフ信号を送出すると共に、加算値を
   送出する加算手段と、上記入力されるアドレス信号の巾
   の大きさを任意に設定するアドレス巾設定手段と、該ア
   ドレス巾設定手段にて設定されたアドレス信号の巾の大
   きさと上記加算手段にて送出される加算値とを比較し、
   この比較結果に基づきオン・オフ信号を送出する比較手
   段と、該比較手段及び上記加算手段の各オン信号が入力
   された場合にアドレス一致信号を送出する論理積手段と
   を備えて構成したことを特徴とするアドレス制御装置。