JPS6031667A - バスライン出力信号の制御方式 - Google Patents
バスライン出力信号の制御方式Info
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- JPS6031667A JPS6031667A JP14085083A JP14085083A JPS6031667A JP S6031667 A JPS6031667 A JP S6031667A JP 14085083 A JP14085083 A JP 14085083A JP 14085083 A JP14085083 A JP 14085083A JP S6031667 A JPS6031667 A JP S6031667A
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同一バスライン上に複数個の機能回路の出力信
号が出力されるように接続されておシ、そのパスライン
へ出力すべき機能回路が外部からの制御信号によって選
択されて指示される構成を有する回路において、各機能
回路のノ（スラインへの出力を制御するだめのパスライ
ン出力信号の制御方式に関する。
号が出力されるように接続されておシ、そのパスライン
へ出力すべき機能回路が外部からの制御信号によって選
択されて指示される構成を有する回路において、各機能
回路のノ（スラインへの出力を制御するだめのパスライ
ン出力信号の制御方式に関する。
従来、例えば第１図に例示するように、処理回路（以下
ＣＰＵと略称する）３に接続されているパスラインＢＬ
に並列に接続されている機能回路２ａ、 ２ｂおよび２
Ｃがあシ（機能回路２ａ、２ｂ、２Ｃは例えばランダム
アクセスメモリ、読出し専用メモリ、入出力制御回路等
の回路である）、これらの各機能回路のパスラインへの
接続状態を信号出力状態（以下これをＯ，Ｐ、状態とい
う）または出力無効状態（）・イ・インピーダンス状態
のためパスラインと切シけなされて出力され々い状態−
以下Ｈ，１，状態という）へ外部からの制御信号ａｅｌ
ｂ、、、Ｃｃによって切替えられて指定された１個の機
能回路からのみ出力される構成を有する回路において、
２個以上の機能回路が同時にｏ、ｐ、状態となり、それ
らの論理状態が異りた状態となると短絡状態となるため
、機能回路を構成する回路素子の劣化や破損を生ずる危
険がある。
ＣＰＵと略称する）３に接続されているパスラインＢＬ
に並列に接続されている機能回路２ａ、 ２ｂおよび２
Ｃがあシ（機能回路２ａ、２ｂ、２Ｃは例えばランダム
アクセスメモリ、読出し専用メモリ、入出力制御回路等
の回路である）、これらの各機能回路のパスラインへの
接続状態を信号出力状態（以下これをＯ，Ｐ、状態とい
う）または出力無効状態（）・イ・インピーダンス状態
のためパスラインと切シけなされて出力され々い状態−
以下Ｈ，１，状態という）へ外部からの制御信号ａｅｌ
ｂ、、、Ｃｃによって切替えられて指定された１個の機
能回路からのみ出力される構成を有する回路において、
２個以上の機能回路が同時にｏ、ｐ、状態となり、それ
らの論理状態が異りた状態となると短絡状態となるため
、機能回路を構成する回路素子の劣化や破損を生ずる危
険がある。
一方、各機能回路は、制御信号によって０．Ｐ。
状態からＨ，１，状態へまたはＨ，１，状態から０．Ｐ
。
。
状態へ移行するとき、各回路固有の動作時間を必要とし
、これらの固有の動作時間は必ずしもすべての機能回路
について同一で力いため、上記の危険を防止するために
は制御信号の入力に相当な時間間隔を与えることが必要
である。第２図を参照してこれを説明すると、機能回路
２ａの出力を０、Ｐ、状態から）（，１，状態に切替え
るための制御信号ａｃの切替時点（以下立上りという）
と実際に機能回路くんが）１．Ｐ、状態となる動作時点
との間には時間差ＴＥＤＡがあシ、一方機能回路（ト）
をＨ，１，状態からｏ、ｐ、状態に切替えるための制御
信号ｂｅの切替時点（以下立下シという）と実際に機能
回路２ｂが）（，１，状態からＯ，Ｐ、状態となる動作
時点との間に時間差ＴＳＤＢがあや、制御信号ａｃの立
上シと制御信号ｂｃの立下シとの時間間隔がＴＩＡＢで
ある場合、 ＴＥＤＡ −ＴＩＤＥ ＞ ＴＩＡＢ ・・・・・・・
・・・・・・・・（１）でらると、機能回路２ａと機能
回路２ｂとが同時に０．Ｐ、状態となる期間が生じ、従
って上述の危険性を生ずる。
、これらの固有の動作時間は必ずしもすべての機能回路
について同一で力いため、上記の危険を防止するために
は制御信号の入力に相当な時間間隔を与えることが必要
である。第２図を参照してこれを説明すると、機能回路
２ａの出力を０、Ｐ、状態から）（，１，状態に切替え
るための制御信号ａｃの切替時点（以下立上りという）
と実際に機能回路くんが）１．Ｐ、状態となる動作時点
との間には時間差ＴＥＤＡがあシ、一方機能回路（ト）
をＨ，１，状態からｏ、ｐ、状態に切替えるための制御
信号ｂｅの切替時点（以下立下シという）と実際に機能
回路２ｂが）（，１，状態からＯ，Ｐ、状態となる動作
時点との間に時間差ＴＳＤＢがあや、制御信号ａｃの立
上シと制御信号ｂｃの立下シとの時間間隔がＴＩＡＢで
ある場合、 ＴＥＤＡ −ＴＩＤＥ ＞ ＴＩＡＢ ・・・・・・・
・・・・・・・・（１）でらると、機能回路２ａと機能
回路２ｂとが同時に０．Ｐ、状態となる期間が生じ、従
って上述の危険性を生ずる。
従って上述の危険を回避するだめには、同−ｚくスジイ
ンに接続されている機能回路のうちの任意の２個の機能
回路の組合せをとシ出してその一方の機能回路の０．Ｐ
、状態からＨ，１，状態への動作時間をＴｌ１Ｄ（、他
方の機能回路のＨ，１，状態から０、Ｐ、状態への動作
時間をＴｓＤｂとし、それらの時間差をＴＨｋ’（＝Ｔ
ＥＤｌ −Ｔ８Ｄｋ ）としたとき、同一／（スライン
に接続されているすべての機能回路のあらゆる組合せの
ＴＩ Ｉｋのうちの最大値ＴＩｍａｘ以上の時間間隔を
１個の制御信号の立上りとそれに続く次の制御信号の立
上りの間に与える必要がある。
ンに接続されている機能回路のうちの任意の２個の機能
回路の組合せをとシ出してその一方の機能回路の０．Ｐ
、状態からＨ，１，状態への動作時間をＴｌ１Ｄ（、他
方の機能回路のＨ，１，状態から０、Ｐ、状態への動作
時間をＴｓＤｂとし、それらの時間差をＴＨｋ’（＝Ｔ
ＥＤｌ −Ｔ８Ｄｋ ）としたとき、同一／（スライン
に接続されているすべての機能回路のあらゆる組合せの
ＴＩ Ｉｋのうちの最大値ＴＩｍａｘ以上の時間間隔を
１個の制御信号の立上りとそれに続く次の制御信号の立
上りの間に与える必要がある。
従って従来のパスライン出力信号の制御方式では、パス
ライン上での信号間に必要以上の時間間隔があることが
多く、その分だけその共通パスラインに接続されている
処理回路の使用効率が悪くなるという欠点がある。
ライン上での信号間に必要以上の時間間隔があることが
多く、その分だけその共通パスラインに接続されている
処理回路の使用効率が悪くなるという欠点がある。
本発明の目的は、多数の機能回路から同一パスライン上
への信号を送出するとき処理回路の使用効率を最大限に
向上させることのできるパスライン出力信号の制御方式
を提供することにある。
への信号を送出するとき処理回路の使用効率を最大限に
向上させることのできるパスライン出力信号の制御方式
を提供することにある。
本発明のパスライン出力信号の制御方式は、複数個（ｎ
個）の機能回路が同一のパスラインに並列に接続され、
前記複数個の機能回路のうちの任意の１個の機能回路の
前記パスラインへの出力信号の接続状態を外部からの制
御信号によって信号出力状態と出力無効状態とのいずれ
か一方に制御する機能回路のパスライン出力信号の制御
方式であって、前記ｎ個の機能回路に対するすべての前
記制御信ツを入力し、対応する機能回路（８回路）以外
の（ｎ−１）個の機能回路のうちの１個の機能回路（人
目路）の制御信号を入力し、て前記１個の機能回路（人
目路）における前記信号出力状態から前記出力無効状態
への切替えを指示する前記制御信号の入力時点と前記１
個の機能回路（Ａ回路）の状態変化動作完了時点との時
間おくれ（Ｔｗム）と前記対応する機能回路（ＪＢ回路
）における前記出力無効状態から前記信号出力状態への
切替えを指示する前記制御信号の入力時点と前記対応す
る機能回路（８回路）の状態変化動作完了時点との時間
おくれ（ＴＳＤＢ）との時間差（ＴＥＤＡ ＴＳＤＢ）
と等しいかまたは大きい遅延時間を与えて遅延信号を出
力する遅延回路と、前記遅延信号を入力してその位相を
反転させた反転信号を出力するインバーターと、前記反
転信号と前記対応する機能回路（８回路）に対する制御
信号をを入力するオア回路またはアンド回路とを対応す
る機能回路（８回路）以外のすべての（ｎ−１）個の機
能回路に対応して備え、前記（ｎ−１）個のオア回路ま
たはアンド回路の出力を入力するオア回路またはアンド
回路を有する出力切替制御回路をすべての前記機能回路
に対して備えて構成される。
個）の機能回路が同一のパスラインに並列に接続され、
前記複数個の機能回路のうちの任意の１個の機能回路の
前記パスラインへの出力信号の接続状態を外部からの制
御信号によって信号出力状態と出力無効状態とのいずれ
か一方に制御する機能回路のパスライン出力信号の制御
方式であって、前記ｎ個の機能回路に対するすべての前
記制御信ツを入力し、対応する機能回路（８回路）以外
の（ｎ−１）個の機能回路のうちの１個の機能回路（人
目路）の制御信号を入力し、て前記１個の機能回路（人
目路）における前記信号出力状態から前記出力無効状態
への切替えを指示する前記制御信号の入力時点と前記１
個の機能回路（Ａ回路）の状態変化動作完了時点との時
間おくれ（Ｔｗム）と前記対応する機能回路（ＪＢ回路
）における前記出力無効状態から前記信号出力状態への
切替えを指示する前記制御信号の入力時点と前記対応す
る機能回路（８回路）の状態変化動作完了時点との時間
おくれ（ＴＳＤＢ）との時間差（ＴＥＤＡ ＴＳＤＢ）
と等しいかまたは大きい遅延時間を与えて遅延信号を出
力する遅延回路と、前記遅延信号を入力してその位相を
反転させた反転信号を出力するインバーターと、前記反
転信号と前記対応する機能回路（８回路）に対する制御
信号をを入力するオア回路またはアンド回路とを対応す
る機能回路（８回路）以外のすべての（ｎ−１）個の機
能回路に対応して備え、前記（ｎ−１）個のオア回路ま
たはアンド回路の出力を入力するオア回路またはアンド
回路を有する出力切替制御回路をすべての前記機能回路
に対して備えて構成される。
以下、本発明について図面を参照して詳細に説明する。
本発明の第一の実施例を示す第３図を参照するに、機能
回路２ａ＋ ２ｂ 、〜＊ ２”は、その出力信号ａ
ｏ／。
回路２ａ＋ ２ｂ 、〜＊ ２”は、その出力信号ａ
ｏ／。
ｂ、′、〜、ｎ０′が共通のパスラインＢＬによってＣ
ＰＵ３に入力されるように接続されている。各機能回路
２ａ、２ｂ、〜、２ｎｔｌそれぞれ出方切替制御回路（
以下ＢＯＣ回路と略称する） ４ａ＋ ４ｂ＋〜。
ＰＵ３に入力されるように接続されている。各機能回路
２ａ、２ｂ、〜、２ｎｔｌそれぞれ出方切替制御回路（
以下ＢＯＣ回路と略称する） ４ａ＋ ４ｂ＋〜。
４ｎが接続されておシ、制御信号町′、ｂ６′、〜、ｎ
。′によって出力信号ａ＠’ｔｂｏ’ｌ〜ｌｎｏ’ ノ
Ｏ，Ｐ、 状態−＊たはＨ，Ｉ、状態が指示される。
。′によって出力信号ａ＠’ｔｂｏ’ｌ〜ｌｎｏ’ ノ
Ｏ，Ｐ、 状態−＊たはＨ，Ｉ、状態が指示される。
ＢＯＣ回路４ａ、４ｂ、〜、４ｎは、例えば第４図にＢ
ＯＣ回路４ｂの詳細を示すように、パスラインＢＬＫｌ
、続されているすべての機能回路に対応する制御信号ａ
ｃ’＋ｂｅ′、〜ｔ”ｅを入力し、自己の対応する機能
回路２ｂに対応する制御信号ｂｃ以外の制御信号”ｅｌ
ｃｅｌ〜、ｎ、、のそれぞれを入力して後述する所定の
時間おくれで遅延信号ａ山Ｃ山間〔を出力する遅延回路
（第４図中ではＤＬＡＢｓ”ＤＬＣＢ ＋〜。
ＯＣ回路４ｂの詳細を示すように、パスラインＢＬＫｌ
、続されているすべての機能回路に対応する制御信号ａ
ｃ’＋ｂｅ′、〜ｔ”ｅを入力し、自己の対応する機能
回路２ｂに対応する制御信号ｂｃ以外の制御信号”ｅｌ
ｃｅｌ〜、ｎ、、のそれぞれを入力して後述する所定の
時間おくれで遅延信号ａ山Ｃ山間〔を出力する遅延回路
（第４図中ではＤＬＡＢｓ”ＤＬＣＢ ＋〜。
ＤＬＮＢと略記） ｌｌａ、ＩＩＣ，〜、ｌｌｎと、こ
れらの遅延信号ａｅ１．ｃ山〜ｌ”ｅ Ｉを入力してそ
の位相を反転させた反転信号ｒａｒ＋’（１，〜石を出
力するインバータ１２ａ、１２Ｃ，〜］２ｎと、この反
転信号−”ａｔｐ＆ｓ〜可Ｔのうちのいずれか１個の反
転信号と制御信号す、とを入力する（ｎ−１）個のオア
回路１３ａ。
れらの遅延信号ａｅ１．ｃ山〜ｌ”ｅ Ｉを入力してそ
の位相を反転させた反転信号ｒａｒ＋’（１，〜石を出
力するインバータ１２ａ、１２Ｃ，〜］２ｎと、この反
転信号−”ａｔｐ＆ｓ〜可Ｔのうちのいずれか１個の反
転信号と制御信号す、とを入力する（ｎ−１）個のオア
回路１３ａ。
１３Ｃ９〜、１３ｎと、これらのオア回路の出方を入力
して制御信号ｂｅ′を出力するオア回路１４とを備えて
いる。第４図はＢＯＯ回路４ｂの構成を示すが、他のＢ
ＯＣ回路も全く同様な構成を有している。
して制御信号ｂｅ′を出力するオア回路１４とを備えて
いる。第４図はＢＯＯ回路４ｂの構成を示すが、他のＢ
ＯＣ回路も全く同様な構成を有している。
次に、上述のような構成を有するパスライン出力信号の
制御方式の動作について第５図および第６図のタイミン
グチャートを参照して説明する。
制御方式の動作について第５図および第６図のタイミン
グチャートを参照して説明する。
第５図は第３図の回路の動作の一例を示すタイミングチ
ャートである。
ャートである。
図に示すように制御信号ａｅ′の立上シによって機能回
路２ａの出力が０．Ｐ、状態からＨ，１，状態になるが
、そのときの時間おくれはＴＥＤＡである。
路２ａの出力が０．Ｐ、状態からＨ，１，状態になるが
、そのときの時間おくれはＴＥＤＡである。
一方制御信号ａｃ′に続いて入力される制御信号ｂｃ′
の立下シによって、機能回路２ｂがＨ，１，状態から０
、Ｐ、状態に々るが、このときの時間おくれはＴ ＳＤ
Ｂである。制御信号ａ ｃｌの立上りと制御信号ｂａ′
の立下りとの間の時間間隔をＴＩＡＢとすると、ＴＩＡ
Ｂ≧ＴＥＤＡ ＴＳＤＢ −＝−−（１）であれば機能
回路２ａの出力と機能回路２ｂの出力とが同時に０．Ｐ
、状態と々ることがないので、パスラインＢＬで短線状
態と々ることがない。
の立下シによって、機能回路２ｂがＨ，１，状態から０
、Ｐ、状態に々るが、このときの時間おくれはＴ ＳＤ
Ｂである。制御信号ａ ｃｌの立上りと制御信号ｂａ′
の立下りとの間の時間間隔をＴＩＡＢとすると、ＴＩＡ
Ｂ≧ＴＥＤＡ ＴＳＤＢ −＝−−（１）であれば機能
回路２ａの出力と機能回路２ｂの出力とが同時に０．Ｐ
、状態と々ることがないので、パスラインＢＬで短線状
態と々ることがない。
第６図は第４図にその詳細を示すＢＯＣ回路４ｂの動作
の一例を示すタイミングチャートで、上述の時間おくれ
ＴＩＡＢを与えて制御信号ｂｅ′を出力する動作を示す
。す々わち、制御信号ａｃが入力されると、遅延回路１
１ａは時間ＴＩＢＡのおくれで遅延信号ａｃｌを出力す
る。この遅延回路１１ａにおける遅延時間ＴＩＢＡは、
設計上定まる機能回路２ａの０．Ｐ、状態からＨ，１，
状態への動作時間ＴＥＤＡと、機能回路２ｂのＨ，１，
状態から０．Ｐ、状態への動作時間Ｔ８ＤＢとから ＴＩＢＡ≧ＴＥＤムーＴ８ＤＢ を満足する必要最小限の値を設定しておく。
の一例を示すタイミングチャートで、上述の時間おくれ
ＴＩＡＢを与えて制御信号ｂｅ′を出力する動作を示す
。す々わち、制御信号ａｃが入力されると、遅延回路１
１ａは時間ＴＩＢＡのおくれで遅延信号ａｃｌを出力す
る。この遅延回路１１ａにおける遅延時間ＴＩＢＡは、
設計上定まる機能回路２ａの０．Ｐ、状態からＨ，１，
状態への動作時間ＴＥＤＡと、機能回路２ｂのＨ，１，
状態から０．Ｐ、状態への動作時間Ｔ８ＤＢとから ＴＩＢＡ≧ＴＥＤムーＴ８ＤＢ を満足する必要最小限の値を設定しておく。
遅延信号ａｅ１はインバータ１２ａで位相を反転させら
れ゛て反転信号ａｅ１としてオア回路１３ａに入力され
るので、こめ反転信゛号ｑと制御信号ｂｃとを入力とす
るオア回路１３ａの出力信号である制御信号ｂｅ′の立
下シは制御信号ａｃの立上シがら遅延時間ＴＩＡＢだけ
おくれて出力される。制御信号Ｂ、ｔの立上シと制御信
号ａ、の立上シとは一致する（第６図における制御信号
域の立上シと制御信号ｂｃ′の立上シは一致している）
ので、機能回路２ａをｏ、ｐ、状態から）（，１，状態
にしたのち最小限の必要時間間隔によって機能回路２ｂ
をＨ，Ｉ。
れ゛て反転信号ａｅ１としてオア回路１３ａに入力され
るので、こめ反転信゛号ｑと制御信号ｂｃとを入力とす
るオア回路１３ａの出力信号である制御信号ｂｅ′の立
下シは制御信号ａｃの立上シがら遅延時間ＴＩＡＢだけ
おくれて出力される。制御信号Ｂ、ｔの立上シと制御信
号ａ、の立上シとは一致する（第６図における制御信号
域の立上シと制御信号ｂｃ′の立上シは一致している）
ので、機能回路２ａをｏ、ｐ、状態から）（，１，状態
にしたのち最小限の必要時間間隔によって機能回路２ｂ
をＨ，Ｉ。
状態からＯ，Ｐ、状態に動作させることができる。
なお、機能回路２ａ、２ｂ、 〜、２ｎ（７）すべてが
Ｈ，Ｉ。
Ｈ，Ｉ。
状態にあって、それらのうちのいずれか１個の機能回路
を最初にＯ，Ｐ、状態にするときは、その機能回路に対
する制御信号をその機能回路に対応する８００回路に入
力すると、当該ＢＯＣ回路のすべての遅延回路に対応す
るオア回路から、その入力制御信号と同一位相の出力信
号が出力され、従って最終段のオア回路（上記各オア回
路の出力信号を入力信号とするオア回路）から、入力制
御信号と同一位相の制御信号が対応する機能回路に出力
されてその機能回路は０．Ｐ、状態となる。
を最初にＯ，Ｐ、状態にするときは、その機能回路に対
する制御信号をその機能回路に対応する８００回路に入
力すると、当該ＢＯＣ回路のすべての遅延回路に対応す
るオア回路から、その入力制御信号と同一位相の出力信
号が出力され、従って最終段のオア回路（上記各オア回
路の出力信号を入力信号とするオア回路）から、入力制
御信号と同一位相の制御信号が対応する機能回路に出力
されてその機能回路は０．Ｐ、状態となる。
第７図は本発明の第二の実施例の８００回路の一例を示
す回路図である。本実施例は第８図に示すように制姉−
書号の極性が第一の実施例（第６図参照）と反対の場合
の実施例であシ、第４図と比較して明らかなように各遅
延回路からの反転信号を入力するオア回路がアンド回路
に置換され、また最終段のオア回路もアンド回路に置換
されている外は第４図の回路と同一構成を有している。
す回路図である。本実施例は第８図に示すように制姉−
書号の極性が第一の実施例（第６図参照）と反対の場合
の実施例であシ、第４図と比較して明らかなように各遅
延回路からの反転信号を入力するオア回路がアンド回路
に置換され、また最終段のオア回路もアンド回路に置換
されている外は第４図の回路と同一構成を有している。
従ってその動作も第８図に例示するように本ＢＯＣ回路
から出力される制御信号Ｂｅｒは制御信号Ａｃに対して
時間ＴＩＡＢの遅れを有し、第一の実施例と全く同じ作
用を行うことができる。
から出力される制御信号Ｂｅｒは制御信号Ａｃに対して
時間ＴＩＡＢの遅れを有し、第一の実施例と全く同じ作
用を行うことができる。
以上詳細に説明したように、本発明のパスライン出力信
号の制御方式を用いることによシ、同一バスラインに接
続されている複数個の機能回路からの出力信号の２個以
上が同時に信号出力状態となるととが防止され、しかも
２個の機能回路からの連続する信号出力状態の時間間隔
を必要最小限とすることができるので、その共通パスラ
インを使用する処理回路の使用効率を向上させることが
できるという効果がある。
号の制御方式を用いることによシ、同一バスラインに接
続されている複数個の機能回路からの出力信号の２個以
上が同時に信号出力状態となるととが防止され、しかも
２個の機能回路からの連続する信号出力状態の時間間隔
を必要最小限とすることができるので、その共通パスラ
インを使用する処理回路の使用効率を向上させることが
できるという効果がある。
第１図は従来の機能回路とバスライ°ンとの接続の一例
を示す回路図、第２図は第１図の回路の動作の一例を示
すタイミングチャート、第３図は本発明の第一の実施例
を示す回路図、第４図は第３図の出力切替制御回路の詳
細を示す回路図、第５図は第３図の回路の動作の一例を
示すタイミングチャート、第６図は第４図の回路の動作
の一例を示すタイミングチャート、第７図は本発明の第
二の実施例の出力制御回路の一例を示す回路図、第８図
は第７図の回路の動作の一例を示すタイミングチャート
である。 ２ ａ＋２ｂｙ２Ｃ＋〜＋２”’−””機能回路、３
・−・・・ＣＰＵ。 ４ａ、４ｂ、〜、４ｎ・・・・・・出力切替制御回路（
Ｂ、、００回路）、ｌｌａ、ＩＩＣ，〜、ｌｌｎ・・・
・−４延回路、１２ａ。 １２Ｃ，〜、１２ｎ・・・・・・インバータ、１３ａ、
１３Ｇ、〜。 １３ｎ・・・・・・オア回路、１４・・・・・・オア回
路、２１ａ、２１Ｃ。 〜、 ２１ ｎ−・・・遅延回路、２２ａ 、２２Ｃｔ
〜＋ ２２ｎ−−−−−・インバータ、２．３ ａ 、
２３ Ｃｔ〜ｔ ２３ ｎ ・・−・−アンド回路、
２４・・・・・・アンド回路。 早１図 第３ 図 第５図 奉６ 図 第７ 回 帛８園
を示す回路図、第２図は第１図の回路の動作の一例を示
すタイミングチャート、第３図は本発明の第一の実施例
を示す回路図、第４図は第３図の出力切替制御回路の詳
細を示す回路図、第５図は第３図の回路の動作の一例を
示すタイミングチャート、第６図は第４図の回路の動作
の一例を示すタイミングチャート、第７図は本発明の第
二の実施例の出力制御回路の一例を示す回路図、第８図
は第７図の回路の動作の一例を示すタイミングチャート
である。 ２ ａ＋２ｂｙ２Ｃ＋〜＋２”’−””機能回路、３
・−・・・ＣＰＵ。 ４ａ、４ｂ、〜、４ｎ・・・・・・出力切替制御回路（
Ｂ、、００回路）、ｌｌａ、ＩＩＣ，〜、ｌｌｎ・・・
・−４延回路、１２ａ。 １２Ｃ，〜、１２ｎ・・・・・・インバータ、１３ａ、
１３Ｇ、〜。 １３ｎ・・・・・・オア回路、１４・・・・・・オア回
路、２１ａ、２１Ｃ。 〜、 ２１ ｎ−・・・遅延回路、２２ａ 、２２Ｃｔ
〜＋ ２２ｎ−−−−−・インバータ、２．３ ａ 、
２３ Ｃｔ〜ｔ ２３ ｎ ・・−・−アンド回路、
２４・・・・・・アンド回路。 早１図 第３ 図 第５図 奉６ 図 第７ 回 帛８園
Claims (1)
- ｎ個の機能回路が同一のパスラインに並列に接続され、
前記複数個の機能回路のうちの任意の１個の機能回路の
前記パスラインへの出力信号の接続状態を外部からの制
御信号によって信号出力状態と出力無効状態とのいずれ
か一方に制御する機能回路のパスライン出力信号の制御
方式であって、前記ｎ個の機能回路に対するすべての前
記制御信号を入力し、対応する第一の機能回路以外６（
ｎ−１）個の機能回路のうちの１個の第二の機能回路の
制御信号を入力して前記第二の機能回路における前記信
号出力状態から前記出力無効状態への切替えを指示する
前記礒御信号の入力時点と前記第二の機能回路の状態変
化動作完了時点との時間おくれと前記第一の機能回路に
おける前記出力無効状態から前記信号出力状態への切替
えを指示する前記制御信号の入力時点と前記第一の機能
回路の状態変化動作完了時点との時間おくれとの時間差
と等しいかまたは大きい遅延時間を与えて遅延信号を出
力する遅延回路と、前記遅延信号を入力してその位相を
反転させた反転信号を出力するインバーターと、前記反
転信号と前記第一の機能回路に対する制御信号とを入力
するオア回路またはアンド回路とを前記第一の機能回路
以外のすべての（ｎ−１）個の機能回路に対応して備え
、前記（ｎ−１）個のオア回路またはアンド回路の出力
を入力するオア回路またはアンド回路を有する出力切替
制御回路を前記ｎ個の機能回路に対して備えることを特
徴とするパスライン出力信号の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14085083A JPS6031667A (ja) | 1983-08-01 | 1983-08-01 | バスライン出力信号の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14085083A JPS6031667A (ja) | 1983-08-01 | 1983-08-01 | バスライン出力信号の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031667A true JPS6031667A (ja) | 1985-02-18 |
Family
ID=15278182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14085083A Pending JPS6031667A (ja) | 1983-08-01 | 1983-08-01 | バスライン出力信号の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5088427A (en) * | 1989-04-26 | 1992-02-18 | Brother Kogyo Kabushiki Kaisha | Relatively sliding arrangement for use in sewing machine |
| WO2001022043A3 (en) * | 1999-09-10 | 2001-10-18 | Scanvaegt Int As | A grader apparatus |
-
1983
- 1983-08-01 JP JP14085083A patent/JPS6031667A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5088427A (en) * | 1989-04-26 | 1992-02-18 | Brother Kogyo Kabushiki Kaisha | Relatively sliding arrangement for use in sewing machine |
| WO2001022043A3 (en) * | 1999-09-10 | 2001-10-18 | Scanvaegt Int As | A grader apparatus |
| US7258237B2 (en) | 1999-09-10 | 2007-08-21 | Scanvaegt International A/S | Grader apparatus |
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