JPH0293852A

JPH0293852A - 計算機システム

Info

Publication number: JPH0293852A
Application number: JP24621288A
Authority: JP
Inventors: Hirohisa Kitagawa; 北川　博久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばプログラマブルコントローラ（以下
、ＰＣという）等に用いられる計Ｑ機システム、の改良
に関する。

（従来の技術）第２図は、従来ＰＣに適用されている計ｇ機シスデムの
構成を示すブロック図である。

同図に示されるように、この計粋機システムは、主とし
て演算処理を司る中央処理部（演算用ユニット等と称さ
れる）１と主として入出力処理を司る１もしくは２以上
の楯能モジュール（入出力用ユニツ１〜等と称される）
２−１〜２−Ｎとを、マザーボード、Ｆに設けられたア
ドレスライン３．データライン（図示せず）および割込
みライン４で結び、これらの間でデータの入出力を行い
つつデータ処理（シーケンス演篩等）を実行するように
成されていた。

即ち、中央処理部１の内部においては、演算処理装置１
１からの指令を受けて、アドレス制御部１２およびアド
レス・タイミングｔり神都１５が作動づる。

すると、アドレス・タイミング制御部１５からのストロ
ーブ信号を受けてゲート列１４−１〜１４−Ｎが開き、
アドレス制御部１２から出力されたアドレス信号はアド
レスライン３上に送出され、これにより機能モジュール
２−１〜２−Ｎのうちの該当するものがアクセスされる
。

また、機能モジュール２−１〜２−Ｎに内蔵された割込
み源２１から割込み信号が発生すると、この割込み信号
は割込みライン４を通って割込み入力部１３に到達し、
割込み入力部１３が作動して演算処理装置１１に対して
割込みがかかる。

（発明が解決しようとする課題）しかしながら、このような従来の計算機システムにおい
ては、機能モジュール２−１〜２−Ｎの台数が増加する
につれて、アドレスライン３のみならず割込みライン４
についても増大せねばならず、このためマザーボード上
においてアドレスライン３および割込みライン４の占め
る面積が大きく、その分だけ電源ライン等の配置スペー
スが制約を受けるという問題点があった。

この発明は、ｋ−Ｊの問題点に鑑みなされたちのであり
、その目的とするところはこの主の計算機システムにお
いて、中央処理部１と機能モジュール２−１〜２−Ｎと
をつなぐライン本数を可及的に低減さヒることにある。

［発明の構成コ（課題を解決するための手段）この発明は上記の目的を達成するために、主として演算
処理を司る中央処理部と主として入出力処理を司る１も
しくは２以上の機能モジュールとをアドレスラインおよ
びデータラインで結び、これらの間でデータの入出ツノ
を行いつつデータ処理を実行するようにした計算機シス
テムにおいて、前記アドレスラインの中央処理部側の端
部には、該アドレスラインをアドレス制御部と割込み入
力部とに択一的に接続する切換回路を設けると共に、前
記アドレスラインの各機能モジュール便の端部には、該
アドレスラインをアドレス入力部と割込み源とに択一的
に接続する切換回路を設け、且つ、前記両切模回路を中
央処理部側からの指令によりアドレス送出時にのみアド
レスライン側に接続することにより、前記アドレスライ
ンを割込みラインと共用し得るように構成したことを特
徴とするもので易る。

（作用）このような構成によれば、アドレス信号の送出と割込み
信号の送出とを同一のラインを用いて行うことができる
ため、中央処理部と各機能モジュールとの間を結ぶライ
ン本数を減少させることができる。

（実施例）第１図は、本発明に係る計算機システムの一実施例を示
すブロック図である。

尚、同図において、前記第２図の従来例と同一構成部分
については同符号を付して説明は省略する。

同図に示されるように、アドレスライン３の中央処理部
１側の端部には、前述したゲート列１４−１〜１４−Ｎ
と新たに設けられた別のゲート列１６・−１〜１６−Ｎ
が設けられている。

そして、ゲート列１４−１〜１４−Ｎについでは、７ド
レス・タイミング＃［１ａ１１５からのストローブ信号
によって開閉制御され、またゲート列１６−１〜１６−
Ｎについてはインバータ１７で反転されたストローブ信
号により開閉制御される。

従って、演算処理装置１１からアドレス送出指令がアド
レス・タイミング制御部１５に与えられた場合、ゲート
列１４−１〜１４−Ｎについては開き、逆にゲート列１
６−１〜１６−Ｎについては開じるようになっている。

また、アドレスライン３の各機能モジュール２−１〜２
−Ｎ側の端部には、ゲート２２とゲート２４とがそれぞ
れ設けられている。

そして、ゲート２２については、アドレス・タイミング
制御部１５からのストローブ信号によって開閉制御され
、ゲート２４についてはインバータ２３で反転されたス
トローブ信号によって開閉制御される。

次に、以上の構成より成る計算機システムの動作につい
て説明する。

機能モジュール２−１〜２−Ｎの何れかをアクセスする
場合、演算処理装置１１からの指令を受けてアドレス・
タイミング制御部１５からストローブ信号が送出され、
これを受けたゲート列１４−′１〜１４−Ｎは間き、逆
にゲート列１６−１〜１６−Ｎは閉じる。

また、この状態においては、各機能モジュール２−１〜
２−Ｎにおいても、ゲート２２が開き、逆にゲート２４
が閉じる。

その結果、アドレス制御部１２から送出されたアドレス
信号は、ゲート列１４−１〜１４−Ｎを通過して各機能
モジュール２−１〜２−Ｎに至り、ゲート２２を介して
該当する機能モジュールがアクセスされることとなる。

尚、この時ゲート列１６−１・〜１６−Ｎおよびゲート
２４については閉じられており、このためアドレス信号
が割込み入力部１３に廻り込んだり、あるいは割込み源
２１から発生した割込み信号が自己の機能モジュールに
おけるアドレス入力部に廻り込むおそれはない。

方、ｆｉｌれの橢能モジュールもアクセスしない場合に
は、アドレス・タイミング制御部１５からのストローブ
信号がノンアクティブとなることによって、ゲート列１
４−１〜１４−Ｎは閉じ、逆にゲート列１６−１〜１６
−Ｎが開く。

同様にして、各機能モジュール２−１〜２−Ｎにおいて
６１ゲート２２が閉じ逆にゲート２４が開く。

従−〕で、この状態において割込み源２１から割込み信
号が発生づれば、この割込み信号はゲート列１６−１〜
１６−Ｎを通って割込み入力部１３に到達し、演算処理
装置１１に対して正常に割込みがかかる。

尚、この状態においては、各機能モジュール内における
ゲート２２については閉じられているから、自己の機能
モジュールから発生した割込み信号が自己のアドレス入
力部に廻り込むようなおそれは全くない。

このように、本実施例の計９１システムによれば、アド
レスライン３の中央処理部１側の端部に、該アドレスラ
イン３をアドレス制御部１２と割込み入力部１３とに択
一的に接続する切換回路（１４１〜’＋４−Ｎ、１６−
１〜１６−Ｎ、１７）を設ける一方、アドレスライン３
の各機能モジュール２−１〜２−Ｎ側の端部には、該ア
ドレスライン３をアドレス入力部と割込み源２１とに択
一的に接続する切換回路（２２，２３，２４＞を設け、
これら切換回路を中央処理部１からの指令によりアドレ
ス送出時のみアドレスライン側に接続づるようにしたた
め、従来システムのように別途割込みラインを設けるこ
とは不要となり、その分だけ中央処理部１と各機能モジ
ュール２−１〜２Ｎとを結ぶライン本数を減少させ、マ
ザーボード上のライン本数を減少させてイの分だけ電源
ライン等を増強することができる。

尚、本実施例システムによれば、何れかの機能モジュー
ル２−１〜２−Ｎを７りけスしようとする場合には、−
切割込み信号を受付不能となってしまうが、一般にこの
種ＰＣにおいては入力取込み、シーケンス命令実行、出
力送出をザイクリックに繰返し、命令実行期間においで
は本来的に甜込みを受（＝Ｊ　Ｉ〕ることができないた
め、このような構成を採用しても何等支障はないのであ
る。

［発明の効果］以］−の説明で明らかなように、この発明によれば、こ
の種の計算機システムにおいて、中央処理部と各機能モ
ジュールとの間におけるライン本数を著しく減少させる
ことができる。

【図面の簡単な説明】

第１図は本発明に係る計Ｒｆｆｌシステムの一実店例を
示すブロック図、第２図は従来の計算機システムの一例
を示すブＩ」ツク図である。１・・・中央処理部２−１〜２−Ｎ・・・機能モジュール３・・・アドレスライン４・・・割込みライン１１・・・演算処理装置１２・・・アドレス制御部１３・・・割込み入力部１４−１〜１４−Ｎ・・・ゲート列１５・・・アドレス・タイミング制御部１６−１〜１６
−Ｎ・・・ゲート列１７・・・インバータ２１・・・割込み源２２・・・ゲート２３・・・インバータ２４・・・ゲート

Claims

【特許請求の範囲】主として演算処理を司る中央処理部と主として入出力処
理を司る１もしくは２以上の機能モジュールとをアドレ
スラインおよびデータラインで結び、これらの間でデー
タの入出力を行いつつデータ処理を実行するようにした
計算機システムにおいて、前記アドレスラインの中央処理部側の端部には、該アド
レスラインをアドレス制御部と割込み入力部とに択一的
に接続する切換回路を設けると共に、前記アドレスライ
ンの各機能モジュール側の端部には、該アドレスライン
をアドレス入力部と割込み源とに択一的に接続する切換
回路を設け、且つ、前記両切換回路を中央処理部側から
の指令によりアドレス送出時にのみアドレスライン側に
接続することにより、前記アドレスラインを割込みライ
ンと共用し得るように構成したことを特徴とする計算機
システム。