JPS613261A - チヤネル・パスの強制切替え制御方式 - Google Patents
チヤネル・パスの強制切替え制御方式Info
- Publication number
- JPS613261A JPS613261A JP12317884A JP12317884A JPS613261A JP S613261 A JPS613261 A JP S613261A JP 12317884 A JP12317884 A JP 12317884A JP 12317884 A JP12317884 A JP 12317884A JP S613261 A JPS613261 A JP S613261A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- port
- magnetic disk
- recombination
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、パス・グループが確立している入出力制御装
置におけるチャネルとの再結−合処理に関する。
置におけるチャネルとの再結−合処理に関する。
複数の磁気ディスク装置(以下単にデバイスという)を
制御する磁気ディスク制御語W(以下単に制御装置とい
う)においては、1つのデバイスを制御していて、これ
がシーク動作またはセクタ待ち動作に入ると、これはデ
バイス自体の動作であり、この間制御装置からの制御は
必要でなく、制御装置はこのデバイスを切り離して、他
のデバイスの制御を行うことができる。これが“突き放
し制御”と呼ばれるものである。
制御する磁気ディスク制御語W(以下単に制御装置とい
う)においては、1つのデバイスを制御していて、これ
がシーク動作またはセクタ待ち動作に入ると、これはデ
バイス自体の動作であり、この間制御装置からの制御は
必要でなく、制御装置はこのデバイスを切り離して、他
のデバイスの制御を行うことができる。これが“突き放
し制御”と呼ばれるものである。
シーク動作またはセクタ待ち動作が終ったデバイスは、
使用可能な制御装置に接続し、制御装置は使用可能なチ
ャネルに対して再結合の要求を出す。
使用可能な制御装置に接続し、制御装置は使用可能なチ
ャネルに対して再結合の要求を出す。
最近のシステムにおいては、複数の制御装置と、1つま
たは複数の中央処理装置の複数のチャネルとの間には多
数のパスが形成され、1つのデバイスから1つの中央処
理装置への複数のパスをパス・グループとして接続制御
することが行われるものがある。
たは複数の中央処理装置の複数のチャネルとの間には多
数のパスが形成され、1つのデバイスから1つの中央処
理装置への複数のパスをパス・グループとして接続制御
することが行われるものがある。
本発明は、このような、チャネル・パス・グループ制御
を行う入出力制御装置におけるチャネルとの再結合の処
理方式の改良に関するものである。
を行う入出力制御装置におけるチャネルとの再結合の処
理方式の改良に関するものである。
[従来の技術]
第2図は、チャネル・パス・グループ制御が行われるシ
ステム例のブロック図である。図において、1,1′は
中央処理装置、2,2゛はチャネル、3,3゛ は磁気
ディスク制御装置、4は磁気ディスク制御アダプタ、5
,5″は磁気ディスク装置をそれぞれ示す。
ステム例のブロック図である。図において、1,1′は
中央処理装置、2,2゛はチャネル、3,3゛ は磁気
ディスク制御装置、4は磁気ディスク制御アダプタ、5
,5″は磁気ディスク装置をそれぞれ示す。
いま、中央処理装置1がチャネル2のBチャネルを経由
し、磁気ディスク制御装置3を通じて、磁気ディスク装
置5(#O)を制御していて、磁気ディスク装置5がシ
ーク動作に入ったとする。
し、磁気ディスク制御装置3を通じて、磁気ディスク装
置5(#O)を制御していて、磁気ディスク装置5がシ
ーク動作に入ったとする。
磁気ディスク制御装置3は、“突き放し動作”に入り、
中央処理装置1は、磁気ディスク装置5の制御に使用し
た径路を通じて磁気ディスク装置5’ (#1)に対
して一連の入出力コマンドの実行に入る。
中央処理装置1は、磁気ディスク装置5の制御に使用し
た径路を通じて磁気ディスク装置5’ (#1)に対
して一連の入出力コマンドの実行に入る。
磁気ディスク装置5は、シーク動作を終了すると、磁気
ディスク制御装置に接続しようとするが、既に磁気ディ
スク制御装置3は使用されているので、3°に接続し、
磁気ディスク制御装置3″はチャネル2に再結合を試み
る。
ディスク制御装置に接続しようとするが、既に磁気ディ
スク制御装置3は使用されているので、3°に接続し、
磁気ディスク制御装置3″はチャネル2に再結合を試み
る。
ここにおいて、チャネル・パス・グループ制御が行われ
る従来の再結合方式は、総ての使用可能なチャネル・ポ
ートに対して同時に、再結合要求を行うものであった。
る従来の再結合方式は、総ての使用可能なチャネル・ポ
ートに対して同時に、再結合要求を行うものであった。
[発明が解決しようとする問題点]
上記に説明した従来の再結合方式においては、総てのア
へイラブルなチャネル・ポートに対して同時に、再結合
要求を行うものであった。この方式では、最初に応答し
たチャネルに再結合を行い、その他のチャネルに対して
再結合要求の゛取消を行うので、どのチャネルに再結合
が行われるか不定である。この結果優先度の高いチャネ
ルが選択され易(なり、チャネル・パスが分散しない欠
点がある。
へイラブルなチャネル・ポートに対して同時に、再結合
要求を行うものであった。この方式では、最初に応答し
たチャネルに再結合を行い、その他のチャネルに対して
再結合要求の゛取消を行うので、どのチャネルに再結合
が行われるか不定である。この結果優先度の高いチャネ
ルが選択され易(なり、チャネル・パスが分散しない欠
点がある。
[問題点を解決するための手段]
本発明は、上記問題点を解消した再結合方式を提供する
もので、その手段は、−チャネルとの再結合時に、入出
力制御装置において現在接続中のチャネル・ポート以外
の使用可能なチャネル・ポートから順次選択する手段を
設けた本発明のチャネル・バス・の強制切替え制御方式
によって達成される。
もので、その手段は、−チャネルとの再結合時に、入出
力制御装置において現在接続中のチャネル・ポート以外
の使用可能なチャネル・ポートから順次選択する手段を
設けた本発明のチャネル・バス・の強制切替え制御方式
によって達成される。
[作用]
即ら、一連の入出力コマンドを実行中にチャネルとの′
突き放し動作”が発生ずると、その使用していたチャネ
ル・ポートを記憶しておき、入出力装置が使用可能とな
り、チャネルとの再結合を行う場合には、そのチャネル
・ポートを最下位の優先度として他の使用可能なチャネ
ル・ポートから順番に、チャネルに対して再結合の信号
を上げ、再結合するものである。
突き放し動作”が発生ずると、その使用していたチャネ
ル・ポートを記憶しておき、入出力装置が使用可能とな
り、チャネルとの再結合を行う場合には、そのチャネル
・ポートを最下位の優先度として他の使用可能なチャネ
ル・ポートから順番に、チャネルに対して再結合の信号
を上げ、再結合するものである。
[実施例]
以下第1図に示す実施例により、本発明の要旨を具体的
に説明する。
に説明する。
第1図は、本発明の実施例である、チャネル・バス・グ
ループ制御を行う入出力制御装置におけるチャネルとの
再結合を制御する要部回路構成ブ゛ロック図である。図
において、11は動作可能デバイス・レジスタ、12は
シフト・レジスタ、13は最終使用ボート・マスク、1
4はシフト・カウンタ、15は比較器、16はデマルチ
プレクサ、17はAND回路をそれぞれ示す。
ループ制御を行う入出力制御装置におけるチャネルとの
再結合を制御する要部回路構成ブ゛ロック図である。図
において、11は動作可能デバイス・レジスタ、12は
シフト・レジスタ、13は最終使用ボート・マスク、1
4はシフト・カウンタ、15は比較器、16はデマルチ
プレクサ、17はAND回路をそれぞれ示す。
動作可能デバイス・レジスタ11は、各チャネル・ポー
トで動作可能となったデバイスを設定しである。個々の
デバイスの動作可能デバイス・レジスタlla〜llh
の論理和をシフト・レジスタ12にセットする。最後に
使用したチャネル・ポートの番号は、最終使用ポート・
マスク13にセットしておく。
トで動作可能となったデバイスを設定しである。個々の
デバイスの動作可能デバイス・レジスタlla〜llh
の論理和をシフト・レジスタ12にセットする。最後に
使用したチャネル・ポートの番号は、最終使用ポート・
マスク13にセットしておく。
比較器15は、最終使用ポート・マスク13のデータと
シフト・カウンタ14の値を比較し、一致したときに信
号を出力する。比較器15の出力信号と、シフト・レジ
スタ12からの信号はAND回路17で論理積がとられ
、その出力によってデマルチプレクサ16を制御する。
シフト・カウンタ14の値を比較し、一致したときに信
号を出力する。比較器15の出力信号と、シフト・レジ
スタ12からの信号はAND回路17で論理積がとられ
、その出力によってデマルチプレクサ16を制御する。
チャネルとの再結合を行う場合は、最終使用ポート・マ
スク13のデータとシフト・カウンタ14の値が一致す
るまで、シフト・カウンタ14を空廻りさせ、シフト・
レジスタ12をシフトさせ、その次ふ使用可能チャネル
に対して再結合の信号を上げ、再結合シーケンスを行う
。
スク13のデータとシフト・カウンタ14の値が一致す
るまで、シフト・カウンタ14を空廻りさせ、シフト・
レジスタ12をシフトさせ、その次ふ使用可能チャネル
に対して再結合の信号を上げ、再結合シーケンスを行う
。
これによって、“突き放し動作”状態にあるデハイスが
複数個あっても、再結合の制御を行うことができるもの
である。
複数個あっても、再結合の制御を行うことができるもの
である。
このようにして、使用可能なチャネル・ポートに対して
同時に再結合の信号を上げないで、時間差を設けるとと
もに、最後に使用したチャネル・ポートには最下位の優
先度を持たせることになる工[発明の効果] 以上説明のように本発明ムこまって、チャネルの負荷の
分散が行われ、チャネルの使用効率を上げる効果を有す
るものである。
同時に再結合の信号を上げないで、時間差を設けるとと
もに、最後に使用したチャネル・ポートには最下位の優
先度を持たせることになる工[発明の効果] 以上説明のように本発明ムこまって、チャネルの負荷の
分散が行われ、チャネルの使用効率を上げる効果を有す
るものである。
第1図は本発明の実施例の要部回路構成ブロック図、
第2図はチャネル・パスバグループ制御が行われるシス
テム構成ブロック図である。 図面において、 1.1゛は中央処理装置、 2.2゛ はチャネル、 3.3′は磁気ディスク制御装置、 4は磁気ディスク制御アダプタ、 11は動作可能デバイス・レジスタ、 12はシフト・レジスタ、 13は最終使用ポート・マスク、 14はシフト・カウンタ、 15は比較器、16は
デマルチプレクサ、 17はAND回路、をそれぞ
れ示す。 峯l 酊 番 2 目
テム構成ブロック図である。 図面において、 1.1゛は中央処理装置、 2.2゛ はチャネル、 3.3′は磁気ディスク制御装置、 4は磁気ディスク制御アダプタ、 11は動作可能デバイス・レジスタ、 12はシフト・レジスタ、 13は最終使用ポート・マスク、 14はシフト・カウンタ、 15は比較器、16は
デマルチプレクサ、 17はAND回路、をそれぞ
れ示す。 峯l 酊 番 2 目
Claims (1)
- チャネル・パス・グループ制御を行う入出力制御装置に
おいて、チャネルとの再結合時に、前記入出力制御装置
において現在接続中のチャネル・ポート以外の使用可能
なチャネル・ポートから順次選択する手段を設けたこと
を特徴とするチャネル・パスの強制切替え制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12317884A JPS613261A (ja) | 1984-06-15 | 1984-06-15 | チヤネル・パスの強制切替え制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12317884A JPS613261A (ja) | 1984-06-15 | 1984-06-15 | チヤネル・パスの強制切替え制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS613261A true JPS613261A (ja) | 1986-01-09 |
Family
ID=14854114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12317884A Pending JPS613261A (ja) | 1984-06-15 | 1984-06-15 | チヤネル・パスの強制切替え制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS613261A (ja) |
-
1984
- 1984-06-15 JP JP12317884A patent/JPS613261A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS613261A (ja) | チヤネル・パスの強制切替え制御方式 | |
JPS58151743A (ja) | ポ−リング方式 | |
JPS61156363A (ja) | デ−タ処理装置 | |
JP3680446B2 (ja) | パイプライン制御装置およびデータ処理方法 | |
JPS6136859A (ja) | インタフエ−ス制御装置 | |
JPH07141288A (ja) | Dma転送方式 | |
JPS61290565A (ja) | 多重プロセツサ結合回路 | |
JPH0233240A (ja) | ネットワーク制御方式 | |
JPS62152064A (ja) | シングルチツプマイクロコンピユ−タ | |
KR20240008324A (ko) | 서브 도메인들을 갖는 마스터-슬레이브 통신 | |
JPS62245459A (ja) | 端末論理接続切換方式 | |
JPS60204062A (ja) | マルチデ−タ処理システム | |
JPS5899845A (ja) | ベクトル割込マスク方式 | |
JPS62144494A (ja) | 内部処理中情報の管理方式 | |
JPS59177656A (ja) | プログラム切替制御装置 | |
JPS58200366A (ja) | デ−タ転送方式 | |
JPS59198044A (ja) | 情報転送方式 | |
JPH02293954A (ja) | 記憶装置の使用権制御方法 | |
JPS6258355A (ja) | 割込制御回路 | |
JPS635455A (ja) | バス接続方式 | |
JPH05197662A (ja) | 情報処理装置 | |
JPH03266054A (ja) | 入出力制御装置 | |
JPS6217776B2 (ja) | ||
JPS6020273A (ja) | デ−タ転送方式 | |
JPH0282342A (ja) | データ通信装置 |