JPS62131324A - バツフアメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バッファメモリ制御回路に係わシ、特に、一
旦入力したビットマツプ情報を一定規則に従って出力す
るバッファメモリ制御回路に好適な制御方式に関するも
のである。

〔発明の背景〕

近年、パーソナルコンピュータの高機能化が進んでおり
、その出力装置であるプリンタに関しても高機能化が要
求されつつある。この要求に対して、高速かつ高品位出
力が可能な卓上型のレーザービームプリンタがプリンタ
市場に参入した。このレーザービームプリンタは、ペー
ジ単位で印刷を行なうため通常１ペ一ジ分のメモリを内
蔵している。このページメモリは、線密度３００ドツト
／インチの場合で、８６８ｆＪ３ｙｔｇの大容量を必要
とする。従って、テキスト出力の際には、１ペ一ジ分の
文車コードだけを記憶し、バッファメモリを利用して印
刷動作を行ない、メモリ容量を削減する手法をとってい
る。

つマシ、文字コードからビットマツプ情報を生成しバッ
ファメモリへ書き込みつつ、走査規則に従ってバッファ
メモリから読み出し、プリンタ駆動部へデータ転送する
ものである。このように、不連続信号を連続信号として
定速度で出力するバッファメモリ制御回路に関する従来
例が、特開昭６０−７７２５７　　号公報に記載されて
いる。

この従来例は、バッファメモリ制御回路の単純化を狙っ
たものであり、２組のメモリブロックを備えることが前
提となっている。ここで、２組のバッファメモリ制御回
路をレーザープリンタの制御部に適用した場合を従来例
とし、以下に説明する。

第２図はレーザービームプリンタの制御部を示すブロッ
ク図である。同図において、１は中央演算処理装置（以
下ＭＰＵと略称する）、２はアドレスバス、３はデータ
バス、４は印字情報バス、５は印字情報を一旦保持する
ホスト４部、６はキャラクタジェネレータ（以下ＣＧと
略称する）、７は発振器、８は印字制御を行なう印字ア
ドレスを発生する印字制御部、９は印字アドレスバス、
１０はメモリブロックを切り換える切換信号線、ｌ】は
メモリブロックを制御するアドレスストローブ線、１２
は切換信号線１０によって切シ換わる２組の選択回路で
互いに異ったパスを選択する複合選択回路、１３　、１
４はバッファメモリであシ各々メモリブロックＩ及びメ
モリブロック■、１５はメモリブロック■、■が出力す
る印字データバス、１６は並直変換回路、１７はレーザ
ープリンタの駆動部（以下印字装置と称す）、１８は基
準クロック線、１９はタイミン　１グ発生部、２０は印
字制御部８を駆動する印字クロック臓、２１はプログラ
ムを内蔵しているシステムメモリである。

次に第２図の動作を説明する。先ず、印字情報バス４を
介してホスト側から送られる印字情報は、ホス）　１７
１部５に一旦保持する。ＭＰＵ１は、この保持された印
字ｉ報を耽み込む。さらに、この印字情報が文字コード
ならば、対応した文字パターンデータをＣＧ６から読み
出し、メモリブロック■１３へ書き込む。この時、複合
選択回路１２のうち、メモリブロックＩ　１３に直結し
ている選択回路はアドレスバス２．メモリブロックｌ［
１４に直結している選択回路は印字アドレスバス９を、
各々選択した状態となっている。

つまシ、メモリブロックｌ　１３はＭＰＵ１からの書き
込みが可能であり、メモリブロックＩ　１４は印字制御
部８かの読み出しが可能な状態である。

この状態で、ホストから送られる印字情報に従ってメモ
リブロックＩ　１３へ屓次文字パターンデータを書き込
む。次に、メモリブロックＩ　１３が満配になると、Ｍ
ＰＵ　１は印字制御部８に対して印字開始情報を送る。

これを受けて、印字制御部８は切換信号線８を′Ｌ′状
態とし、印字アドレス情報を出力する。この時、複合選
択回路１２は、印字アドレスバス９をメモリブロック■
１３へ、アドレスバス２をメモリブロック■へ、各々切
シ換える。この様な切シ換えが起こると、印字制御部８
は、メモリブロックＩ　１３から印字データの読み出し
を開始する。同時に、ＭＰＵ１は次の印字データをメモ
リブロック［１４へ書き込む。今度はメモリブロックＩ
　１３の印字データを全て読み出すと、切り換え信号線
ｌＯが′Ｈ′状態となり、再び印字アドレスバス９がメ
モリブロック■１４へ、アドレスバス２がメモリブロッ
ク［１３へ切り換わる。以下、同様の動作によυ、各メ
モリブロックから交互に印字データを読み出し、１ペ一
ジ分の印字データを生成する。

この読み出した印字データは、並直変換回路１６におい
て、印字装置１７が入力できるデータ形式に変換される
。最終的に、印字装置１７が、送られてきた印字データ
に従って、印刷を行なう。

但し、印字ｉ　ｆ　１７は、通常印（６す中は１ペ一ジ
分終了するまで、停止することができない。従って、ホ
ストから送られる印字情報の転送速度が印字装置１７の
印刷速度に追従できない場合は、１ペ一ジ分の文字コー
ド情報をシステムメモリ２１のワーク領域等に一旦格納
する必要がある。

次に、第２図に示したレーザービームプリンタの制御部
において、メモリブロックの制御につめて、第３図を用
いて説明する。第５図はメモリブロックの制御を示すタ
イムチャーＦ図テある。同図に示した様に、印字制御部
８を駆動する印字クロック２０は、タイミング発生部１
９が基準クロック１８を８分周して生成する。印字制御
部８は、この印字クロック２０に同期して連続的に印字
アドレス９を生成する。例えば、メモリブロック１３　
、１４が各々６４ＫＢｙｔ−の容量であるとすると、切
換信号１０はＦ　Ｆ　Ｆ　Ｆ　（１ｅ進数）番地のアド
レスを生成すると変化する。さらに、アドレスが進み１
１　Ｆ　Ｆ　Ｆ　（ｔａ進数）番地になると、再び切換
信号ｌＯが変化する。以後同様の動作を印字終了までａ
υ返す。この切換信号１０が′Ｌ′の時、メモリブロッ
クφ１３のステータスは印字データ読み出し期間（印字
リード期間）及びメモリブロック１４のステータスはＭ
ＰＵの書き込み期間（ＭＰＵライト期間）となる。逆に
切換信号ｌＯが′Ｉの時、各メモリブロックのステータ
スも全く逆となる。この様な、メモリブロックの制御を
行う理由に関して、第４図を用いて説明する。

第４図は、印字面とメモリブロックの対応を示した図で
ある。同図において、印字面はＡ４サイズで５００ドツ
ト／インチの解像度を想定した。この場合、ドツト数に
換算して２０４８Ｘ５５２８ドツトとなる。従って、１
ペ一ジ分のフレームメモリを持つとすると、約８５０　
ＫＥｙｔａの容量が必要となる。そこで６４ＫＥｙｔ−
のメモリブロックを２組使用して、仮想的な印字面を作
り出す。

メモリブロックは、２０４８Ｘ２５６　　ドツトの容量
を持っているため、合わせて１３回交互にデータ転送を
行ない１ペ一ジ分の印字動作に対応をとる。

つまシ、前述したメモリブロックの制御によシ、メモリ
容量を１３分の１に削減することができるのである。

しかしながら、メモリブロックを２組持つことは、コス
ト的或いは基板面積の点で不利である。特に、卓上型の
レーザービームプリンタは、小型であることが特徴であ
シ、その制御回路部をいかにコンパクトにまとめて装置
の内部に組み込むかが重要となる。従って、これ以上の
ＬＳＩ化が困難なメモリ素子の数が多いことば、小型化
するための大きな障害となる◎ 〔発明の目的〕 本発明の目的は、この様な従来技術の欠点を無くすべく
、メモリ素子数を低減するバッファ制御方式を提供する
ことにある。

〔発明の概要〕

上記目的を達成するためＫ、本発明は、メモリブロック
からの定速度の読み出しを優先とし、読み出し期間以外
をＭＰＵのアクセス可能期間と定め、上記読み出しとＭ
ＰＵアクセスが競合した時はＭＰＵの動作を待たせる制
御をするメモリアクセス制御部を設け、ＭＰＵがメモリ
ブロックへ印字データを書き込みつつ、すでに書き込ん
だデータを定速度で読み出し、単一のメモリブロックで
仮想的なフレームメモリが実現可能となる様構成したも
のである。

〔発明の実施例〕

本発明は、１組のメモリブロックを有効に利用して、書
き込んだデータを定速度で読み出し可能となるバッファ
制御方式である。以下、従来例と同様、レーザービーム
プリンタの制御部を例にとり、説明する。

第１図は、本発明を適用したレーザービームプリンタ制
御部のブロック図である。第２図と同一機能を有する回
路ブロック及び同一信号線には、同一符号を付しである
。ｎは本発明の主要な回路ブロックであるメモリアクセ
ス制御部、ｎはメモリアクセス制御信号線、ＵはＭＰＵ
　１に対するウェイト信号線、２５はメモリブロックＩ
と同一ハードウェア構成のメモリブロック、２６はメモ
リアクセスｉ！ｌｊ＃信号線２３が′Ｈ′の時印字アド
レスバス９を選択する選択回路である。

但し同図において、メモリアクセス制御信号線２３が′
Ｌ′でアドレスバス２が選択されている状態となってい
る。

第１図会体の果たす機能は、第２図に示した従来例と全
く同一である。具体的には、印字情報バス４から送られ
るデータに従って、ＭＰＵ１がメモリブロック２５へ所
望の文字パターンデ−夕等を書き込みつつ、印字制御部
８が所望の規則に従って定速度でメモリブロック部の印
字データを読み出す。次に、並直変換回路１６が印字装
置１７へ入力できるデータ形式に変換し、印刷動作が実
行される。

本発明は、単一メモリブロック２５で従来例において述
べたバッファメモリ制御方式を実現する手段を提供する
ものである。以下、第１図を中心にバッファ制御方式を
説明する。特に、本発明の主要な回路ブロックであるメ
モリアクセス制御部とメモリブロック２５　Ｋついて述
べる。

先ず、メモリブロック５は、従来例のメモリブロックＩ
　１３と、ハードウェア的には全く同一機能である。こ
のメモリブロック２５と印字面の対応を示したのが第５
図である。同図に示した様に、メモリブロック部は、２
分割して、各々上位エリヤ及び下位エリヤとする。この
上位エリヤと下位エリヤは、従来例の第４図に示したメ
モリブロック１１３及びメモリブロック■１４に、対応
している。第５図の印字面は、第４図と同様め仕様で、
２０４８Ｘ３３２８ドツトの解像度を持っている。メモ
リブロックｊの容量は６４ＫＥｙｔａであるから、各エ
リヤめ゛容量は３２ＫＢｙｔ−となる。

従って、エリヤ当り２０４８Ｘ１２８　　ドツトに対応
する。そこで、仮想的な印字面（２０４８Ｘ５３２８ド
ツト）管形成するためには、各エリヤを交互に２６回デ
ータ転送を行なう。要するに、メモリブロック５は、従
来例の様に物理的なアドレス境界で分割するのではなく
、１回のメモリ素子が持つ容量を分割したものである。

さらに、メモリブロック部の詳細を示すｙｓ６図を用い
て説明を加える。

第６図において、第１図と同一機能を有する回路ブロッ
ク及び同一信号線名には、同一符号を付しである。同図
において、５０は、データ幅が１ビツトのメモリ素子、
６４　ＫＢｙｔｇ　Ｄ　ＲＡ　Ｍ（Ｄｙｎａｖｍｉｃ　
Ｒａｎｄｏｍｓ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）　　
である。

具体的には、日立製ＨＭ　ＡＢ６４Ｆ　−２等が適用可
能である。ＭＰＵ　１が、バイト単位でデータを扱うと
すると、データバス５は８ビツト幅となる。従って、メ
モリブロック部は、メモリ素子５０が８個並列に並んだ
構成となる。メモリ素子５０は、アドレスバス２からア
ドレスを、アドレスストローブ線１１からＲａ　Ｓ　（
Ｒｏｗ　ＡｔＬｒ＠ｚｚ　５ｔｒｏｂｓ　）　　及びＣ
ａ　Ｓ　（Ｃｏｌｕｍｈ　Ａｃｔｒｅｓｓ　Ｓｔｒｏｋ
ｍ　）信号を受は取り、アドレッシングされる。また、
ＭＰＵ１からの書き込みは、データバス３から入力され
、Ｆ　Ｅ　（Ｗｒｉｔｅ　Ｅｎａｂｌｅ　）　　ツまシ
メモリアクセス制御信号線ｎは′Ｌ′状態で書き込み可
能となっている。これに対して、メモリアクセス制御信
号線器が′Ｈ′状態の時は、印字データバス１５ヘデー
タ出力される。要するに、前述した物理的アドレス境界
とは、この様な８個のメモリ素子から成るメモリブロッ
クを２系列持った場合に、系列の区切シを意味するもの
である。これに対して、本実施例は、メモリ素子５０の
内部を、アドレスバス２により分割したものである。こ
の様なメモリの分割を行なうことにより、メモリ素、子
数を低減したバッファメモリ制御方式を提供することが
できる。しかしながら、単一メモリブロックの場合は、
データの書き込みと読み出しを同時に行なうことができ
ない。っまυ、ＭＰＵ１の書き込み動作と印字制御部８
の読み出し動作が競合するという問題が生じる。この問
題点を解決するのが、第１図のメモリアクセス制御部２
２である。以下、メモリアクセス制御部ｎについて説明
する。

第１図において、メモリアクセス制御部２２は２つの機
能を内蔵している。第１は、ＭＰＵ１からの書き込みと
、印字制御部８による読み出しの、２つの処理を切り分
ける機能である。つま９、メモリアクセス制御部ｎで、
メモリブロック部の読み書き制御を行なうと共に、アド
レスバス２と、印字アドレスバス９の切り換え制御を行
なっている。この時、正常な印刷出力を得るためＫは、
印字制御部８による読み出しが正確に定速度で行う必要
がある。従って、印字制御部８による読み出し処理を優
先的に行なう。

しかしながら、ＭＰＵ１と印字制御部８は、通常、非同
期で動作するため、省き込みと読み出しが同時に起こる
場合がある。この時、読み出しが優先となるため、ＭＰ
Ｕ１の書き込みデータが正確にメモリブロック５へ転送
できない。

この問題を解決するのが、メモリアクセス郡部の第２の
機能である。第２は、印字制御部８の読み出し期間に、
ＭＰＵ１の書き込みが発生した時に、ＭＰＵ’Ｉを待た
せる機能である。つまり、ウェイト信号線冴を′Ｌ′状
態とし、ＭＰＵ１のメモリアクセス期間を引き延ばすこ
とができる。通常ウェイト信号線スは／Ｈ’状態であり
、メモリアクセス時に′Ｌ′状態になると、再び′Ｈ′
状態となるまでＭＰＵ　１はメモリアクセス期間を継続
する。この様な動作をする汎用のＭＰＵとしては、例え
ばインテル社製の１ＡＰＸ８６又は１ＡＰＸ８８等があ
る。以上の様な機能を持つメモリアクセス制御部の詳細
を、第７図及び第８図を用いて説明する。

第７図は、メモリアクセス郡部の詳細図である。第７図
において、第１図と同一回路ブロック及び同一信号線名
には、同一符号を付しである。同図において、６０はア
ドレスデコーダ、６１はＮＡＲＤ回路、６２はＮＯＲ回
路、６３〜６５はフリ、プフロップ（以下ＦＦと略称）
回路である。

第８図は、メモリアクセス制御部２２及びメモリブロッ
クの一連の制御を示すタイムチャート図である。本実施
例においては、基準クロック線１Ｂの周期が４８０５秒
であシ、バイト単位の読み出し周期は４８０ル秒×８ビ
ット＝五８４μ秒となる。第６図のメモリ素子５０に日
立製ＤＲＡＭＨＭ　Ａ３６４　Ｆ　−２を想定すると、
サイクル時間の最少は２７０５秒である。従って、読み
出し期間Ｋａ４８０　ｔ＆秒（ＡＩ’ＡりＯッ／１４期
）を割り当てれば充分である。そこで、メモリアクセス
制御信号口は、第８図に示したタイミングで切シ換える
。この信号は、印字クロック２０を基準クロックの３ｑ
期分遅延した信号と、印字クロック加の、ＮＯＲ回路６
２出力である。次に、ウェイト信号Ｕについて述べる。

第７図に示した様に、メモリブロック２５が選択された
ことを示すアドレスデコーダ印と、上記メモリアクセス
制御信号４の、ＮＡＲＤ回路６１出力がウェイト信号ス
である。これは、印字データの読み出し期間に、ＭＰＵ
１が書き込みを開始すると、ウェイト信号九が′Ｌ′状
態となる様に、構成したものである。第８図に示す様に
、メモリアクセス制御線コがｆ（、／の期間にＭＰＵ　
１のメモリブロックアクセスが発生した場合、ウェイト
信号Ｕは′Ｈ′状態を保つ。これに対して、メモリアク
セス制御線ｎが／Ｈ’の期間にＭＰＵ１のメモリブロッ
クアクセスが発生した時、ウェイト信号Ｕは′Ｌ′状態
となυ、メモリアクセス制御線四が′Ｌ′になると同時
に、ウェイト信号スが再び′Ｈ′状態に戻る。

以上、説明したメモリアクセス制御部２２を設けること
により、単一メモリブロックを有効に利用した、バッフ
ァメモリ制御方式を実現できる。

最後に、本実施例のソフトウェア制御手順について、第
９図を用いて説明する。第９図は、バッファメモリ制御
方式のソフトウェア処理フロー図である。先ず、メモリ
ブロック部の上位エリヤへあらかじめ、印字データを書
き込んだ後に、印字開始命令を発行する。ここで、上位
と下位のエリヤの切）換わりを検出し、さらに、次はど
ちらのエリヤへ書き込むかを判断する。

ここで、エリヤの境界は、ＭＰＵ１が印字制御部８から
得る情報で認識する。次に所定のエリヤへの書き込みが
終了した後、１ペ一ジ分の印字が終了したか否かを判断
し、まだ印字途中ならば次のエリヤの切シ換わりを検出
し、以下同様の処理を繰り返す。

本発明は、以上述べた実施例に限った分けではない。例
えば、エリヤの切り換わシを検出する手段として、実施
例は、ＭＰＵ１が印字制御部８から情報を受は取るが、
他に、＋１）ＭＰＵ１に割シ込みをかける、（２）読み
出しエリヤへの書き込み時に、ＭＰＵ１をウェイト状態
とし、エリヤの切シ換わりで解除する、の２つの手段が
ある。

また、本発明を適用することによシ、パックアメモリ制
御に関して、単一のメモリブロックとなるため、用いる
メモリ素子数が従来１６個必要であったが、８個で構成
可能となった。従って、装置の小型化及び低コスト化に
寄与できる。

〔発明の効果〕

以上述べた様に、本発明によれば、単一メモリブロック
を利用して、書き込んだデータを定速度で読み出すバッ
ファメモリ制御ができるため、ＬＳＩ化による１チツプ
化の困難なメモリ素子数が半減し、小型、低コスト化の
効果がある。

【図面の簡単な説明】

第１図は本発明を適用したプリンタ制御部の全体ブロッ
ク図、第２図は従来例のプリンタ制御部の全体ブロック
図、第３図はバッファメモリ制御方式のタイムチャート
、第４図は印字面とメモリブロックの対応を示した説明
図、第５図は本発明を適用した場合の印字面とメモリブ
ロックの対応を示した説明図、第６図はメモリブロック
の詳細図、第７図はメモリアクセス制御部の詳細図、第
８図は実施例のタイムチャート、第９図はバッファメモ
リ制御の処理フロー図である。 １・・・ＭＰＵ　　　　　　　　２・・・アドレスバス
３・・・データバス　　　　８・・・印字制御部９・・
・印字アドレスバス ２２・・・メモリアクセス制御部 コ・・・メモリブロック　　１７・・・印字装置喚？図 も６図 第７図

Claims (1)

【特許請求の範囲】
1. １、印字情報を記憶するフレームメモリより小容量のバ
   ッファメモリと、印字情報を該バッファメモリへ転送す
   る中央演算処理装置と、バッファメモリから定速度で印
   字情報を読み出す手段と一定量の印字情報を読み出した
   ことを該中央演算処理装置は知らせる手段を持つ印字制
   御部を設け仮想的なフレームメモリを形成するバッファ
   メモリ制御方式において、単一メモリブロック構成のバ
   ッファメモリを用いて、該中央演算処理装置が転送した
   印字情報を、該印字制御部が定速度で読み出し可能とな
   る様に、該印字情報の転送と読み出しの競合を制御する
   メモリアクセス制御部を設けたことを特徴とするバッフ
   ァメモリ制御方式。