JPH0236957A - サーマルプリンタの印字制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマルプリンタに関し、特にその発熱要素の
発熱制御をする制御回路に関する。

〔従来の技術〕

従来からサーマルプリンタでは、サーマルヘッドの連続
使用時の熱蓄積による印字品位の低下を防止するため、
様々な方法が用いられてきている。

その中には特公昭５５−４８６３１のように、　ドツト
ごとに前のデータを記憶して通電時間を決定する方法や
、特公昭５７−１８５０７のように駆動周期によって通
電時間を変える方式等が用いられている。これらを一般
に履歴制御方式と言う。

〔発明が解決しようとする課題〕

これら従来例では一般にＣＰＵによってデータ処理をし
ながら、サーマルヘッドのドライブＩＣへ順次データを
送出する方式が一般的であった。

このような方式では、サーマ、ルプリンタを高速に動作
させようとしても処理が追い付かずサーマルプリンタの
高速化の障害となっていた。

本発明の目的は、このような従来の問題点を除去し、高
速でかつ、印字品位のすぐれたシリアル型サーマルプリ
ンタの印字制御装置を提供するごとにある。

〔課題を解決するための手段〕

本発明は複数の発熱要素を有するサーマルヘッドを有し
、該サーマルヘッドの駆動データの出力を所定タイミン
グごとに行う処理装置と前記サーマルヘッドとの間に配
置されたヘッド制御回路とを有するサーマルプリンタの
印字制御装置に於いて、前記ヘッド制御回路は、チップ
化された少くとも２個以上のユニット回路より構成され
、該ユニット回路は、前記サーマルヘッドの駆動データ
の少くとも過去１回分と、現在の駆動データとを保有す
る記憶回路と、前記処理装置のデータバスに接続された
データ入力端子と、前記処理装置のアドレスバスの少く
とも３ビットに接続されたアドレス入力端子と、前記処
理装置のデータストローブ端子に接続されたデータラッ
チタイミング入力端子と、前記アドレス情報の所定のア
ドレス情報に応する主及び副の複数のチップセレクト入
力端子と、前記発熱要素への通電時間を決定する通電パ
ルス決定回路と、前記記憶回路と該通電パルス決定回路
からの入力信号とを混合するゲート回路と、該ゲート回
路に接続され前記発熱要素への駆動信号を出力するヘッ
ド駆動出力端子とを有し、前記複数のユニット回路の共
通に制御される制御信号は、同一アドレスへ出力によっ
て同時に複数のユニット回路にセットされる如くに構成
されたことを特徴とするサーマルプリンタの印字制御装
置である。

〔実施例〕

第１図は本発明によるサーマルプリンタの印字制御装置
を用いたターミナルプリンタの一実施例の構成を示す略
図である。

１は複数の発熱要素１ａを有するサーマルヘッド、２は
このサーマルヘッドをドライブするヘッドドライブ回路
、３ａ、３ｂは処理装置の一種のＣＰＵ４とサーマルヘ
ッドとの間に挿入されサーマルヘッドの発熱量をドツト
ごとに制御するヘッド制御回路（以下ＨＣＵＩ、又はＨ
ＣＵ２と略す）１５はサーマルヘッド１の周囲温度もし
くは基板温度を検出するサーミスタ１４と抵抗器１４ａ
との直列回路の分圧点の電位をディジタル量に変換する
Ａ／Ｄコンバータ、１２はＲＯＭ、１３はＲＡＭ、１７
はデータバス、１８はアドレスバス、１９は印制データ
を入力するインターフェイス、２０は電源入力端子をそ
れぞれ示している。

ＣＰＵ４は、１例として８ビットのＣＰＵを示し、デー
タストローブ端子のＷＲ端子８及び工１０ボート（図示
せず）、タイマー（図示せず）等を有している。

ＨＣＵ３ａ、３ｂはユニット回路としてＣＰＵの一種の
ペリフェラルとして働き、ＲＯＭ１２、ＲＡＭ１３と同
様メモリマツプ上の特定の番地に割り当てられる。デコ
ーダ１６はこのユニット回路をアクセスするためのチッ
プセレクト端子であるＣ８１端子７及びＣ３２端子８に
接続される。

５はデータバス１７に接続されるデータ入力端子、６は
アドレスバスの下位３ビット以上を入力するアドレス入
力端子をそれぞれ示している。

第２図は本発明による印字制御装置のヘッド制御回路Ｈ
ＣＵ３ａ及びＨＣＵ３ｂの詳細回路図である。

データ入力端子５はＤｅ−Ｄ７の８ビットデータがパラ
レルに入力可能である。

チップセレクト端子Ｃ８１、Ｃ８２端子は、アドレスデ
コーダ３０からの出力とアンドゲートによって混合され
それぞれのアドレス情報に基づいて信号を受ける端子で
ある。

２１から２９は８ビットのデータを保有するデータラッ
チ回路をそれぞれ示し、２１〜２３はヘッド駆動信号の
Ｈ９〜Ｈ７のデータを保持し、２４〜２６はＨ８〜Ｈ１
ｓのデータを、２７〜２９はＨ１ｅ＝Ｈ２ａのデータを
それぞれラッチしている。

ヘッド駆動出力は一例として２４ドツトのサーマルヘッ
ドを駆動するものとして２４コの出力端子Ｈ８〜Ｈ２３
を有している。

３１は現在のへラドデータの１ビット列分を保持するラ
ッチ回路群であり、３２は１回前の過去のデータの１ビ
ット列分を、３３は２回前の過去のデータの１ビット列
分をそれぞれ保有するラッチ回路群を示している。

３４は通電パルス決定回路の一種の通電区間信号発生回
路を示している。

３０はアドレスデコーダであり、ヘット駆動ブタの格納
、データラッチ回路内のデータのリセット、及び通電区
間信号発生回路３４のアクセス等を選択可能である。

チップセレクト端子のＣ８１端子７とアドレスデコーダ
の出力６ａ、６ｂ　　６ｃがアンドゲートで混合され、
ヘッド駆動データが８ビットごとにデータラッチ回路２
１，２４．２７にふり分けて格納される。Ｃ３２端子８
とアドレスデコーダの出力６ｄとのアンド出力は、デー
タラッチ回路２１〜２９の全てのデータを同時にリセッ
トすることが可能となっている。同様にＣ８２端子８と
アドレスデコーダの出力６ｅ、６ｆとのアンド出力は通
電区間信号発生回路３４をアクセス可能となっている。

ＣＰＵ４からデータバスにヘッド駆動データが出力され
ると同時に、ＷＲ倍信号出力され、あらかじめＣＰＵ４
のメモリマツプ上に定めたアドレス情報によってＣ３Ｉ
端子がアクセスされ、アドレスバスの下位３ビットの情
報によってデータラッチ回路２１，２４．２７のそれぞ
れにデータが転送される。すると既に格納されていたデ
ータは、第２図の右方向、例えはデータラッチ回路２１
のデータはデータラッチ回路２２へと言うようにシフト
され過去のデータとして順次保有される。

下位２ビットの情報では４つのデータラッチ回路までア
クセス可能であるが、発熱要素の数に応じてアドレス入
力端子数と、データラッチ回路を増加すれば良い。

データがセットされた後、Ｃ３２端子をアクセスし、下
位３ビットの所定のアドレス情報によって通電信号入力
端子３４ａ、３４ｂに所定のパルスを入力すると発熱要
素への通電がなされる。

通電パルス決定回路３４はＣＰＵ４から周期信号に変調
された通電信号を通電区間信号として復調する通電区間
信号発生回路であり、パイナリイカウンタ３５とインバ
ータ３５ａ、ＡＮＤ回路３５　ｂからなっている。９は
パイナリイカウンタのクロック入力端子、１０はリセ。

ット入力端子である。クロック入力は、周期を可変して
転送されてくる信号であり、この周期を選択的に取り出
して区間信号を作るのが通電区間信号発生回路３４であ
る。

第５図は上記したアドレス情報と機能の関係を示す説明
図である。

Ａ２．Ａｌ、ＡＯの下位３ビットの情報によって、　（
○、○、○）ではデータラッチ回路２１〜２９の全ての
データをリセットし、　（００）、　（０１０）、　（
０１１）でそれぞれのデータラッチ回路へのデータを入
力するアドレス情報である。

又、　（１００）では通電区間信号発生回路へのリセッ
ト信号を入力し、　（１０１）では通電区間信号発生回
路のクロック信号を入力する。　（１００）、（１０１
）のアドレス情報を出力する時はデータバス上に乗って
いるデータは何ら関係しない。

ラッチ回路のデータリセット、通電区間信号発生回路の
アクセスはＣ３２端子をアクセスした場合にのみ可能で
あり、データ入力はＣ３Ｉ端子をアクセスした場合のみ
可能である。

このように構成するごとによって、第１図にボしたよう
にユニット回路を２個以上併設した場合、ラッチ回路の
全てのデータをリセットする時、及び、通電区間信号発
生回路をアクセスする時等、共通の制御コードを与える
ためのアドレスデコーダを設置し、Ｃ３２端子に接続す
るごとによって、同時に併設した全てのユニット回路を
制御することが可能となる。

本実施例では、通電パルス決定回路を通電区間信号発生
回路を用いて示したが、ユニット回路の外部に通電区間
信号発生回路を設置することも可能であり、この場合、
通電パルス決定回路は複数の通電区間信号入力端子とす
れば良い。

第３図はこの通電パルス決定回路の入出力波形を示して
いる。４１はリセット入力波形、４２はクロック入力波
形を示している。クロック入力信号は周期が順次変化す
るものである。パイナリイカウンタ３５がリセット入力
後、このクロックを受けると４ビットのコードに変換す
る。これをインバータ３５ａ、ＡＮＤ回路３５ｂによっ
て、４３〜４６の出力波形に変換する。４３は３６ａ端
子の出力波形、４４は、３６ｂ端子の、４５は３６ｃ端
子の、４６は３６ｄ端子の出力波形をそれぞれ示してい
てそのパルス幅はそれぞれｔ３．　　ｔ２ｔｌ、　　ｔ
２である。これらのパルス幅は発熱要素の通電時間とな
り、過去の駆動履歴と対応させた通電区間として発熱要
素に付与される。

第２図のゲート回路３７（Ｇ○）は通電区間信号発生回
路３４の出力信号と記憶回路の駆動ブタとを混合し発熱
要素へのヘッド駆動信号を出力するものであり、過去の
駆動データに対応する第１のゲート回路３８と現在の駆
動データに対応する第２のゲート回路４０過去の駆動履
歴に応じて予熱パルスを加える第３のゲート回路３９と
から構成されている。通電区間ｔ３．　　ｔ２．　　ｔ
ｌは過去の駆動データに対応する副通電区間であり第１
のゲート回路に人力され、通電区間上〇は現在の駆動デ
ータに対応する主通電区間であり第２のゲート回路に入
力される。副通電区間のうちｔ２は予熱パルス用として
第３のゲート回路にも入力される。

〔動作〕

第１図のＡ／Ｄコンバータ１５によってサーマルヘッド
の温度をディジタル量て読み取る。欣にこれに応じた発
熱要素への主通電区間及び副通電区間のそれぞれのパル
ス幅をＣＰＵ４によって演算処理し、これを内蔵タイマ
ー等を用いてアドレス端子から所定のアドレス情報をＨ
ＣＯ２に書き込み、周期信号として出力する。ＣＰＵ４
は通電信号出力手段を兼ねているごとになる。

第４図は本発明による印字制御装置のサーマルヘッドへ
の通電方法を示す説明図であり、５１゜５２．５３は記
憶回路３１，３２．３３内のデータをそれぞれ示し、１
がオンデータを、０がオフデータを表し、５１は現在の
、５２は一つ前の回の、５３は二つ前の回のデータを示
している。５４〜５８はヘッド駆動信号の出力波形を示
していて、５４はＨｔ！端子の、５５はＨ２端子の、５
６はＨ５端子の、５７ばＨ７端子の、５８はＨｌ［ｌ端
子の出力波形をそれぞれ示している。

第４図では５３が印刷開始時のデータとしてボしている
。通電初回に通電オンのドツトは全ての通電区間が通電
される全通電間が印加され、通電オフのドツトはｔ１区
間が予熱パレスとして付与される。この予熱パルスはサ
ーマルヘッドの基板温度を高めるだけでドツトを形成す
ることはない。

一つ前のタイミングで自己の発熱要素の通電データがオ
ンであると斜線部で示したｔ３区間が削減され（出力波
形５４に示す）、二つ前のタイミングで駆動データがあ
るとｔ２区間が削減され（出力波形５７に示す）、これ
が連続していると、ｔ３＋ｔ２区間が削減される（出力
波形５４に示す）。前回の駆動結果で隣接した双方のド
ツトが通電オンである時はｔ１区間が削減される（出力
波形５６に示す）。そして全ての削減しようとして比較
されるデータがオンデータであって自己の現在のデータ
がオンの時は、ｔ１１区間のみが通電オンとなる。

逆に削減しようとして比較されるデータがオフデータで
、かつ現在のデータがオフの時は予熱パルスが与えられ
る。このような駆動データの比較と通電区間の選択をゲ
ート回路３７が行っている。

ヘッド制御回路２はゲートアレイ化しワンチツプとする
ごとによってきわめて簡略な構成を有するサーマルプリ
ンタを実現することが可能となる。

これはサーマルプリンタを用いたターミナルプリンタば
かりでなく、ポータプルワードプロセッサ等の小型化指
向の機器に組み込む場合きわめて重要な要素である。

本実施例では一例として過去のデータを二回前まで記憶
する例で示したが、これを三回、四回として副通電区間
の数を４回、５回と増加することが可能であり、このよ
うにするごとによって更にきめ細かな履歴制御を実現す
ることができる。

又、ＣＰＵ４は、インクリボンの種類や紙の種類に応じ
て、全通電時間、通電区間の幅を便宜可変して通電信号
を出力するため、これらの印字のモード別に全通電時間
、各通電区間の比をＲＯＭ１２内に記憶しておき、印字
モードに対応してこれらを読み出し周期信号に変換して
出力する。

〔発明の効果〕

本発明によれば、過去の駆動履歴によるデータ処理をＣ
ＰＵで行う必要がないため、ＣＰＵの高速処理が可能と
なり、サーマルプリンタの印字スピードを上昇すること
が可能となる。

又、ゲートアレイ等によってヘッド制御回路をユニット
化するごとにより、これをＣＰＵのメモリマツプ上に割
り当て、データバス、アト１ノスバスと直結しＣＰＵか
ら直接データを書き込むだけで良いためきわめて簡単な
構成で、複雑な処理を可能とした。

更に、ユニット化されたヘッド制御回路を、サーマルヘ
ッドの発熱要素の数に応じて増加した場合に於いて、チ
ップセレクト端子を複数設置するごとによって共通に制
御できる内容は、同時に制御可能となり、処理速度を上
昇し、ＣＰＵの負担を軽減し、サーマルプリンタの高速
化にきわめて有利なものである。

【図面の簡単な説明】

第１図は本発明によるサーマルプリンタの印字制御装置
を用いたターミナルプリンタの一実施例の構成を示す略
図。 第２図は本発明の印字制御装置のヘッド制御回路ＨＣＵ
３の詳細回路図。 第３図は本発明の印字制御装置の通電パルス決定回路の
入出力波形を示す説明図。 第４図は本発明の印字制御装置のサーマルヘッドへの通
電方法を示す説明図。 第５図は本発明の印字制御装置のヘッド制御回路のアド
レス情報と機能の関係を示す説明図。 １・・・・・・サーマルヘッド ２・・・・・・ヘッドドライブ回路 ３１．３２．３３・・・・・・記憶回路４・・・・・・
通電信号出力手段、ＣＰＵ３４・・・・・・通電区間信
号発生回路３７・・・・・・ゲート回路 ７．８・・・・・・チップセレクト端子以　　上 出願人　セイコーエプソン株式会社

Claims (2)

【特許請求の範囲】
1. （１）複数の発熱要素を有するサーマルヘッドを有し、
   該サーマルヘッドの駆動データの出力を所定タイミング
   ごとに行う処理装置と前記サーマルヘッドとの間に配置
   されたヘッド制御回路とを有するサーマルプリンタの印
   字制御装置に於いて、前記ヘッド制御回路は、チップ化
   された少くとも２個以上のユニット回路より構成され、
   該ユニット回路は、前記サーマルヘッドの駆動データの
   少くとも過去１回分と、現在の駆動データとを保有する
   記憶回路と、前記処理装置のデータバスに接続されたデ
   ータ入力端子と、前記処理装置のアドレスバスの少くと
   も３ビットに接続されたアドレス入力端子と、前記処理
   装置のデータストローブ端子に接続されたデータラッチ
   タイミング入力端子と、前記アドレス情報の所定のアド
   レス情報に応する主及び副の複数のチップセレクト入力
   端子と、前記発熱要素への通電時間を決定する通電パル
   ス決定回路と、前記記憶回路と該通電パルス決定回路か
   らの入力信号とを混合するゲート回路と、該ゲート回路
   に接続され前記発熱要素への駆動信号を出力するヘッド
   駆動出力端子とを有し、前記複数のユニット回路の共通
   に制御される制御信号は、同一アドレスへ出力によって
   同時に複数のユニット回路にセットされる如くに構成さ
   れたことを特徴とするサーマルプリンタの印字制御装置
   。
2. （２）前記ユニット回路がゲートアレイからなることを
   特徴とする請求項１記載のサーマルプリンタの印字制御
   装置。