JPS62126707A - 同期パルス発生回路 - Google Patents
同期パルス発生回路Info
- Publication number
- JPS62126707A JPS62126707A JP26771185A JP26771185A JPS62126707A JP S62126707 A JPS62126707 A JP S62126707A JP 26771185 A JP26771185 A JP 26771185A JP 26771185 A JP26771185 A JP 26771185A JP S62126707 A JPS62126707 A JP S62126707A
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- JP
- Japan
- Prior art keywords
- terminal
- transistor
- capacitor
- output
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
本発明は同１【ｒ４パルス発生回路に関する。
従来、方形波発振入力の立上り立下りどちらにも同期し
たパルスを発生する同期パルス発生回路は、第２し１に
示すように、１パルス発生回路１３゜１４と、論理ゲー
ト１５のディジタルＩＣの組合せで構成されている。
たパルスを発生する同期パルス発生回路は、第２し１に
示すように、１パルス発生回路１３゜１４と、論理ゲー
ト１５のディジタルＩＣの組合せで構成されている。
上述した従来の同期パルス発生回路は、１パルス発生回
路と論理ゲートて組む限り少くとらＩＣ素子２〜３ ｆ
［！ｉｌ、可変抵抗、容量などが４〜５素子必要になり
、しかも、出力特性は最終出力段の■Ｃの特性により決
まるという問題点がある。
路と論理ゲートて組む限り少くとらＩＣ素子２〜３ ｆ
［！ｉｌ、可変抵抗、容量などが４〜５素子必要になり
、しかも、出力特性は最終出力段の■Ｃの特性により決
まるという問題点がある。
本発明の目的は、構成素子数が少くかつ出力特性に自由
度を有する同期パルス発生回路を提供することにある。
度を有する同期パルス発生回路を提供することにある。
；問題点を解決するための手段〕
本発明の同期パルス発生回路は、一方の電極がそれぞれ
信号入力端子に接続される第１の容量及び第２の容量と
、ベースが前記第１の容量の他方の電極に接続されエミ
・フタが電源端子に接続されるＰ Ｎ Ｐ型の第１のト
ランジスタと、一方の端子かＩＮ記第１のｌ・ランジス
タのベースに接続される第１の抵抗と、前記第１のトラ
ンジスタのベース・エミッタ間に接続される第２の抵抗
と、ベースが前記第２の容量の他方の電極に接続されコ
レクタが前記第１の抵抗の他方の端子に接続されエミッ
タが接地端子に接続されるＮＰＮ型の第２のトランジス
タと、該第２のトランジスタのベース・エミッタ間に接
続される第３の抵抗と、ベースが前記第１のトランジス
タのコレクタに接続されコレ２夕が前記電源端子に接続
されるＮＰＮ型の第３の１〜ランジスタと、一方の端子
が該第３の１〜ランジスタのエミッタに接続され他方の
端子が接地端子に接続され可変抵抗端子が出力端子に接
続される可変抵抗とを象んで構成される。
信号入力端子に接続される第１の容量及び第２の容量と
、ベースが前記第１の容量の他方の電極に接続されエミ
・フタが電源端子に接続されるＰ Ｎ Ｐ型の第１のト
ランジスタと、一方の端子かＩＮ記第１のｌ・ランジス
タのベースに接続される第１の抵抗と、前記第１のトラ
ンジスタのベース・エミッタ間に接続される第２の抵抗
と、ベースが前記第２の容量の他方の電極に接続されコ
レクタが前記第１の抵抗の他方の端子に接続されエミッ
タが接地端子に接続されるＮＰＮ型の第２のトランジス
タと、該第２のトランジスタのベース・エミッタ間に接
続される第３の抵抗と、ベースが前記第１のトランジス
タのコレクタに接続されコレ２夕が前記電源端子に接続
されるＮＰＮ型の第３の１〜ランジスタと、一方の端子
が該第３の１〜ランジスタのエミッタに接続され他方の
端子が接地端子に接続され可変抵抗端子が出力端子に接
続される可変抵抗とを象んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
第１図に示すように、同期パルス発生回路は一方の′Ｃ
極がそれぞれ信号入力端子１に接続される第１の容：！
ＩＣ＋及び第２の容量Ｃ２と、ベースが容量Ｃ１の他方
の電極に接続されエミッタが電源端子３に接続されるＰ
ＮＰ型の第１のトランジスタＴＩと、一方の端子がトラ
ンジスタＴ１のベースに接続される第１の抵抗Ｒ３と、
トランジスタ１゛１のベース・エミッタ間に接Ｍされる
第２の抵抗Ｒ２と、ベースが容量Ｃ２の他方の電極に接
続されコレクタが抵抗Ｒ，の他方の端子に接続されエミ
ッタが接地端子に接続されるＮＰＮ型の第２・のＩ・ラ
ンジスタＴ２と、１〜ランジスタＴ２のベース・エミッ
タ間に接続される第３の抵抗Ｒ３と、ベースがトランジ
スタＴ１のコレクタに接続されコレクタが電源端子３に
接続されるＮＰＮ型の第３のトランジスタＴ３と、一方
の端子がトランジスタＴ１のエミッタに接続され他方の
端子が接地端子に接続され可変抵抗端子が出力端子２に
接続さｔしる可変抵抗ＶＲとをきんで構成される。
極がそれぞれ信号入力端子１に接続される第１の容：！
ＩＣ＋及び第２の容量Ｃ２と、ベースが容量Ｃ１の他方
の電極に接続されエミッタが電源端子３に接続されるＰ
ＮＰ型の第１のトランジスタＴＩと、一方の端子がトラ
ンジスタＴ１のベースに接続される第１の抵抗Ｒ３と、
トランジスタ１゛１のベース・エミッタ間に接Ｍされる
第２の抵抗Ｒ２と、ベースが容量Ｃ２の他方の電極に接
続されコレクタが抵抗Ｒ，の他方の端子に接続されエミ
ッタが接地端子に接続されるＮＰＮ型の第２・のＩ・ラ
ンジスタＴ２と、１〜ランジスタＴ２のベース・エミッ
タ間に接続される第３の抵抗Ｒ３と、ベースがトランジ
スタＴ１のコレクタに接続されコレクタが電源端子３に
接続されるＮＰＮ型の第３のトランジスタＴ３と、一方
の端子がトランジスタＴ１のエミッタに接続され他方の
端子が接地端子に接続され可変抵抗端子が出力端子２に
接続さｔしる可変抵抗ＶＲとをきんで構成される。
第１図において、信号入力端子１から方形波が入力され
ると、容ｉｃ＋ 、Ｃ２の微分動作による充放電の作用
により、入力の立上りでは容量ＣＩの放電によりｌ・ラ
ンジスタＴ、が導通状態になり、トランジスタＴ２のベ
ース電流を引張ることにより１ヘランジスタＴ２が導通
状態となり、入力の立下りでは容ｆｆ１ｃｚの充電によ
りトランジスタＴ２が導通状態となる。トランジスタＴ
２が導通状態になることにより、出力のトランジスタＴ
３が導通状態となる。
ると、容ｉｃ＋ 、Ｃ２の微分動作による充放電の作用
により、入力の立上りでは容量ＣＩの放電によりｌ・ラ
ンジスタＴ、が導通状態になり、トランジスタＴ２のベ
ース電流を引張ることにより１ヘランジスタＴ２が導通
状態となり、入力の立下りでは容ｆｆ１ｃｚの充電によ
りトランジスタＴ２が導通状態となる。トランジスタＴ
２が導通状態になることにより、出力のトランジスタＴ
３が導通状態となる。
出力端子２から出力される出力パルスはトランジスタＴ
３がエミッタホロアであるため低出力インピーダンスで
あり、可変抵抗ＶＲの調整により出力電圧値の制御がで
きる。
３がエミッタホロアであるため低出力インピーダンスで
あり、可変抵抗ＶＲの調整により出力電圧値の制御がで
きる。
以上説明したように本発明の同期パルス発生回路は、３
個のトランジスタと、２個の容量と、３個の抵抗と、１
個の可変抵抗とを組合せることにより、従来のディジタ
ルｆｃを用い論理ゲートにより構成したものと比べて、
少い素子数で簡単に構成することができ、かつ、容量値
及び抵抗値の選択によりパルス幅ら可変できるという効
果がある。
個のトランジスタと、２個の容量と、３個の抵抗と、１
個の可変抵抗とを組合せることにより、従来のディジタ
ルｆｃを用い論理ゲートにより構成したものと比べて、
少い素子数で簡単に構成することができ、かつ、容量値
及び抵抗値の選択によりパルス幅ら可変できるという効
果がある。
更に、この回路を複数段組合せることにより入力信号周
波数の偶数倍の周波数をもつ出力を得ることができると
いう副次的効果がある。
波数の偶数倍の周波数をもつ出力を得ることができると
いう副次的効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の同
期パルス発生回路の一例のブロック図である。 ｌ・・・入力端子、２・・・出力端子、３・・・電源端
子、１３．１４・・・１パルス発生回路、１５・・・論
理ゲート。
期パルス発生回路の一例のブロック図である。 ｌ・・・入力端子、２・・・出力端子、３・・・電源端
子、１３．１４・・・１パルス発生回路、１５・・・論
理ゲート。
Claims (1)
- 一方の電極がそれぞれ信号入力端子に接続される第１の
容量及び第２の容量と、ベースが前記第１の容量の他方
の電極に接続されエミッタが電源端子に接続されるＰＮ
Ｐ型の第１のトランジスタと、一方の端子が前記第１の
トランジスタのベースに接続される第１の抵抗と、前記
第１のトランジスタのベース・エミッタ間に接続される
第２の抵抗と、ベースが前記第２の容量の他方の電極に
接続されコレクタが前記第１の抵抗の他方の端子に接続
されエミッタが接地端子に接続されるＮＰＮ型の第２の
トランジスタと、該第２のトランジスタのベース・エミ
ッタ間に接続される第３の抵抗と、ベースが前記第１の
トランジスタのコレクタに接続されコレクタが前記電源
端子に接続されるＮＰＮ型の第３のトランジスタと、一
方の端子が該第３のトランジスタのエミッタに接続され
他方の端子が接地端子に接続され可変抵抗端子が出力端
子に接続される可変抵抗とを含むことを特徴とする同期
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771185A JPS62126707A (ja) | 1985-11-27 | 1985-11-27 | 同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771185A JPS62126707A (ja) | 1985-11-27 | 1985-11-27 | 同期パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126707A true JPS62126707A (ja) | 1987-06-09 |
Family
ID=17448486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26771185A Pending JPS62126707A (ja) | 1985-11-27 | 1985-11-27 | 同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452636B1 (ko) * | 1997-12-31 | 2004-12-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치용 클럭 발생기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330857A (en) * | 1976-09-03 | 1978-03-23 | Mitsubishi Electric Corp | Signal change detector circuit |
-
1985
- 1985-11-27 JP JP26771185A patent/JPS62126707A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330857A (en) * | 1976-09-03 | 1978-03-23 | Mitsubishi Electric Corp | Signal change detector circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452636B1 (ko) * | 1997-12-31 | 2004-12-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치용 클럭 발생기 |
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