JPS62125455A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS62125455A JPS62125455A JP60263667A JP26366785A JPS62125455A JP S62125455 A JPS62125455 A JP S62125455A JP 60263667 A JP60263667 A JP 60263667A JP 26366785 A JP26366785 A JP 26366785A JP S62125455 A JPS62125455 A JP S62125455A
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- JP
- Japan
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- data
- cpu
- control
- packet
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パケット形式のデータ伝送における通信制御
装置において、スループットや即時性を向上させ、対応
可能な伝送速度の高速化を実現するための通信制御装置
に関するものである。
装置において、スループットや即時性を向上させ、対応
可能な伝送速度の高速化を実現するための通信制御装置
に関するものである。
（技来の技術）
第４図に従来の通信制御装置の構成を示す。同図におい
て、伝送手順等のプロトコル制御や、ホス１−システム
との間で送受（ａデータ、送受信動作に必要な制御情報
のやりとり、各構成要素の起動状態の問い合わせを担う
中央処理装置（ＣＰＵ）１゜各構成要素からＣＰＵＬへ
の通信要求を制御する割込み制御回路２、タイマ３、ビ
ット同期送受信パケットのパラレル／シリアル変換、パ
ケットの送出し、取り込み等を行なう通信制御回路４、
制御プログラムを格納するＲ ＯＭ５、送受信バッファ
等を格納する記憶手段（ＲＡＭ）６、通信制御回路と送
受信バッファの間のバケツＩ−の転送を行なうＩＩ）
Ｍ へ制御回路７、ホストＩ／Ｆ回路８１回線Ｉ／Ｆ回
路９、アドレス、データおよび制御信号の各バス群から
なっている。
て、伝送手順等のプロトコル制御や、ホス１−システム
との間で送受（ａデータ、送受信動作に必要な制御情報
のやりとり、各構成要素の起動状態の問い合わせを担う
中央処理装置（ＣＰＵ）１゜各構成要素からＣＰＵＬへ
の通信要求を制御する割込み制御回路２、タイマ３、ビ
ット同期送受信パケットのパラレル／シリアル変換、パ
ケットの送出し、取り込み等を行なう通信制御回路４、
制御プログラムを格納するＲ ＯＭ５、送受信バッファ
等を格納する記憶手段（ＲＡＭ）６、通信制御回路と送
受信バッファの間のバケツＩ−の転送を行なうＩＩ）
Ｍ へ制御回路７、ホストＩ／Ｆ回路８１回線Ｉ／Ｆ回
路９、アドレス、データおよび制御信号の各バス群から
なっている。
次に、動作について説明する。送信の場合ＣＰＵ１−は
、ホストから与えられた送信パケットをＲＡＭ６にセッ
トし、通信制御回路４を起動する。
、ホストから与えられた送信パケットをＲＡＭ６にセッ
トし、通信制御回路４を起動する。
通信制御回路４の送信準備が完了すると１通信制御回路
４からの通知によりＤＭＡ制御回路７を起動し、以後、
通信制御回路４は、ＤＭＡ制御回路７によって次々とＲ
ＡＭ６から転送される送信パケットを、回路Ｉ／Ｆ回路
９を経由して送出する。
４からの通知によりＤＭＡ制御回路７を起動し、以後、
通信制御回路４は、ＤＭＡ制御回路７によって次々とＲ
ＡＭ６から転送される送信パケットを、回路Ｉ／Ｆ回路
９を経由して送出する。
ＤＭＡ制御制御回路７借
受けて、それらの動作を停止させ，１パケツ１−の送信
が完了する。受信の場合は、通信制御回路４からのパケ
ット着信通知を受け、Ｄ Ｍ Ａ制御回路７を起動し、
以後送られてくる受信パケットをＲＡＭ６に格納する。
が完了する。受信の場合は、通信制御回路４からのパケ
ット着信通知を受け、Ｄ Ｍ Ａ制御回路７を起動し、
以後送られてくる受信パケットをＲＡＭ６に格納する。
通信制御回路４およびＤＭＡ制御回路７からの完了通知
を受けて、上記の回路を停止し１通信中にエラーが発生
しなかったことを確認して、ホストに受信データ本体を
転送する。
を受けて、上記の回路を停止し１通信中にエラーが発生
しなかったことを確認して、ホストに受信データ本体を
転送する。
なお、伝送速度が遅い場合、通信制御回路４と送受信バ
ッファの間の送受信パケットの転送をＣＰＵＩが直接行
なうことも可能である。また、ポーリング／セレクティ
ング方式を採る場合１割込み制御回路２は不要である。
ッファの間の送受信パケットの転送をＣＰＵＩが直接行
なうことも可能である。また、ポーリング／セレクティ
ング方式を採る場合１割込み制御回路２は不要である。
パケット伝送に関わる伝送制御手順等のプロトコル制御
は、パケットの種類を示すデータに基づいて行なわれる
。なお通常，上記のパケットの種類を示すデータはパケ
ット内の決められた位置（制御フィールド）に置かれる
。
は、パケットの種類を示すデータに基づいて行なわれる
。なお通常，上記のパケットの種類を示すデータはパケ
ット内の決められた位置（制御フィールド）に置かれる
。
（発明が解決しようとする問題点）
上記従来の通信制御装置では、ＣＰＵは原則的にＤＭＡ
回路によって受信パケット全体が受信バッファに転送さ
れるまで制御フィールドの内容を判別することは行なわ
ないので，たとえ受信パケットが伝送制御手順上不当な
パケットや、あるいは、プロトコル上存在しないパケッ
トであっても、受信バッファへの転送が完了するまで、
上記の異常を検出することができなかった。また上記の
回路構成で、ＣＰＵが制御フィールドのデータの着信を
検出しようとすれば、ＤＭＡの状態を監視しなければな
らず、その間は、他の処理を実行できない欠点があった
。
回路によって受信パケット全体が受信バッファに転送さ
れるまで制御フィールドの内容を判別することは行なわ
ないので，たとえ受信パケットが伝送制御手順上不当な
パケットや、あるいは、プロトコル上存在しないパケッ
トであっても、受信バッファへの転送が完了するまで、
上記の異常を検出することができなかった。また上記の
回路構成で、ＣＰＵが制御フィールドのデータの着信を
検出しようとすれば、ＤＭＡの状態を監視しなければな
らず、その間は、他の処理を実行できない欠点があった
。
本発明の目的は、従来の欠点を解消し、制御フィールド
の着信時点で、受信パケットの種類を判別できる通信制
御装置を提供することである。
の着信時点で、受信パケットの種類を判別できる通信制
御装置を提供することである。
（問題点を解決するための手段）
本発明の通信制御装置は、ホストコンピュータに接続し
、パケット伝送を行なうための通信制御装置において、
通信制御回路によって受信されたパケットを受信バッフ
ァとなるように用意されている記憶手段Ａに転送する手
段と、この記憶手段Ａの特定の番地に格納されるデータ
を、記憶手段Ａとは別に記憶する手段Ｂと、特定の番地
にアクセスされたとき、それを検出して表示する手段と
、記憶手段Ｂに記憶されているデータを割り込みベクト
ル等の別のデータに変換し、外部からの指示にしたがっ
て．変換されたデータを、ＣＰＵがデータバス等外部か
らのデータを入力するボートに伝達する手段と、通信制
御装置の各構成要素が発する割込み等ＣＰＵへの通信要
求信号を制御し、それをＣＰＵに伝え、また変換回路に
よって得られる割込みベクトル等のＣＰＵへの通信要求
に伴なってＣＰＵに伝える情報を発信するタイミングを
、割込み等の、通信要求信号を発生した構成要求に指示
したり，自ら情報を発信する手段を備え、受信パケット
の特定の位置にあるデータに固有の割込みベクトル等、
データの内容を示す情報をハードウェアで生成すること
によって、スループットの向上やプロトコル上での異常
事態や特殊な状況に対して行なうべきプロトコル制御処
理を速やかに実現するものである。
、パケット伝送を行なうための通信制御装置において、
通信制御回路によって受信されたパケットを受信バッフ
ァとなるように用意されている記憶手段Ａに転送する手
段と、この記憶手段Ａの特定の番地に格納されるデータ
を、記憶手段Ａとは別に記憶する手段Ｂと、特定の番地
にアクセスされたとき、それを検出して表示する手段と
、記憶手段Ｂに記憶されているデータを割り込みベクト
ル等の別のデータに変換し、外部からの指示にしたがっ
て．変換されたデータを、ＣＰＵがデータバス等外部か
らのデータを入力するボートに伝達する手段と、通信制
御装置の各構成要素が発する割込み等ＣＰＵへの通信要
求信号を制御し、それをＣＰＵに伝え、また変換回路に
よって得られる割込みベクトル等のＣＰＵへの通信要求
に伴なってＣＰＵに伝える情報を発信するタイミングを
、割込み等の、通信要求信号を発生した構成要求に指示
したり，自ら情報を発信する手段を備え、受信パケット
の特定の位置にあるデータに固有の割込みベクトル等、
データの内容を示す情報をハードウェアで生成すること
によって、スループットの向上やプロトコル上での異常
事態や特殊な状況に対して行なうべきプロトコル制御処
理を速やかに実現するものである。
（作 用）
上記構成により、受信パケット中、制御フィールドのデ
ータが通信制御回路から記憶手段Ａの受信バッファへ転
送されたと同時に、制御ＡＤＲ１ＤＥＣによって認知さ
れ２通信要求アービタに通知される。また制御フィール
ドのデータは即座に記憶手段Ｂに記憶され、その内容は
、制御フィールＩ−変換回路によって、ただちに制御フ
ィールドの内容をＣＰＵが判別しやすい通知情報に変換
される。通信要求アービタは、制御ＡＤＲ，ＤＥＣから
の通知を可能な限り速＜ＣＰＵに通知し、ＣＰＵ側の準
備が整い次第、制御フィールド変換回路に受信パケット
の種類を示す上記の情報をＣＰＵに通知するタイミング
を指示する。ＣＰＵは、上記一連の動作によって、受信
パケットの受信動作中、制御フィールドのデータを受信
した時点で判別することができ、その結果、伝送制御手
順上、不当なパケットを受信した場合の回復制御に対す
る速やかな対応ができ、またプロトコル上登録されてい
ないパケットを破棄し、さらにパケット最大長未満のパ
ケットに対して、受信パケットの受信バッファへの転送
データ個数の変更を可能とする。
ータが通信制御回路から記憶手段Ａの受信バッファへ転
送されたと同時に、制御ＡＤＲ１ＤＥＣによって認知さ
れ２通信要求アービタに通知される。また制御フィール
ドのデータは即座に記憶手段Ｂに記憶され、その内容は
、制御フィールＩ−変換回路によって、ただちに制御フ
ィールドの内容をＣＰＵが判別しやすい通知情報に変換
される。通信要求アービタは、制御ＡＤＲ，ＤＥＣから
の通知を可能な限り速＜ＣＰＵに通知し、ＣＰＵ側の準
備が整い次第、制御フィールド変換回路に受信パケット
の種類を示す上記の情報をＣＰＵに通知するタイミング
を指示する。ＣＰＵは、上記一連の動作によって、受信
パケットの受信動作中、制御フィールドのデータを受信
した時点で判別することができ、その結果、伝送制御手
順上、不当なパケットを受信した場合の回復制御に対す
る速やかな対応ができ、またプロトコル上登録されてい
ないパケットを破棄し、さらにパケット最大長未満のパ
ケットに対して、受信パケットの受信バッファへの転送
データ個数の変更を可能とする。
（実施例）
本発明の一実施例を第１図ないし第３図に基づいて説明
する。
する。
第１図は本発明の通信制御装置の構成を示すブロック図
である。同図において第４図に示した従来例と同じ部分
については同一番号を付し、その説明を省略する。
である。同図において第４図に示した従来例と同じ部分
については同一番号を付し、その説明を省略する。
本発明を具体化する場合、制御フィールド変換回路１０
として制御フィールドのデータを割込みベクトルに変換
する回路で、また、通信要求アービタを割込み制御回路
２で実現し、通信制御回路４から記憶手段Ａ６（受信バ
ッファ）への受信パケットの転送をＤＭＡ制御回路７で
行なうことを想定したときの実施例である。なお、記憶
手段へ６および記憶手段ＢＩＬもそれぞれＲＡＭ制御回
路７とレジスタ（制御フィールドレジスタという）で実
現することにする。
として制御フィールドのデータを割込みベクトルに変換
する回路で、また、通信要求アービタを割込み制御回路
２で実現し、通信制御回路４から記憶手段Ａ６（受信バ
ッファ）への受信パケットの転送をＤＭＡ制御回路７で
行なうことを想定したときの実施例である。なお、記憶
手段へ６および記憶手段ＢＩＬもそれぞれＲＡＭ制御回
路７とレジスタ（制御フィールドレジスタという）で実
現することにする。
次に、ＨＤＬＣ形成のパケットに対して、第１図の実施
例を適用した場合について、本発明の詳細な説明する。
例を適用した場合について、本発明の詳細な説明する。
なお、第２図にＨＤＬＣ手順で採るパケット形成とパケ
ットの種類を示す。同図から明らかなように、ＨＤＬＣ
のパケット形式の中、制御フィールドは３ ｂｙｔｅ目
に固定されている。したがって、常に、制御フィールド
がＲＡＭ６特定の番地に転送されるように受信バッファ
の先頭アＩ〜レスを固定すると、制御フィールドＡＤＲ
−ＤＥＣ１２は、上記の特定の番地へのアクセスを常に
検出する。また記憶手段Ｂｌｌには、制御フィールドの
データの内容がそっくりそのまま格納される。
ットの種類を示す。同図から明らかなように、ＨＤＬＣ
のパケット形式の中、制御フィールドは３ ｂｙｔｅ目
に固定されている。したがって、常に、制御フィールド
がＲＡＭ６特定の番地に転送されるように受信バッファ
の先頭アＩ〜レスを固定すると、制御フィールドＡＤＲ
−ＤＥＣ１２は、上記の特定の番地へのアクセスを常に
検出する。また記憶手段Ｂｌｌには、制御フィールドの
データの内容がそっくりそのまま格納される。
受信パケットの着信を通信制御回路４が検出すると、通
信制御回路４は割込みによって、割込み制御回路２を通
して、その旨をＣＰＵＩに通知する。
信制御回路４は割込みによって、割込み制御回路２を通
して、その旨をＣＰＵＩに通知する。
ＣＰＵＩは通信制御回路４からの通知を受けて通信制御
回路４に受信動作の開始を指示し、同時にＤＭＡ制御回
路７を起動する。ＤＭＡ制御回路７は、通信制御回路４
がパケットの受信に伴って発生するＤＭＡ要求にしたが
って、受信データを次々とＲＡＭ６に転送する。ＲＡＭ
６への制御フィールドのデータの転送が発生した時点で
、制御フィールドＡＤＲ−ＤＥＣ１２はそれを検出し、
割込み要求を割込み制御回路２に、ＲＡＭ６に格納され
る制御フィールドのデータを記憶手段Ｂｌｌにも格納す
るように指示し、また制御フィールド変換回路ＩＯに対
して、記憶手段Ｂｌｌに格納されているデータをそれに
固有な２３種類の割込みベクトルに変換するよう指示す
る。（第２図参照）割込み制御回路２は、制御フィール
ドＡＤＲ・ＤＥＣ１２の割込み信号に従ってＣＰＵＩに
割込みをかけ、ＣＰＵＩ側の準備が整った時点で制御フ
ィールド変換回路１０に割込みベクトルを発信するタイ
ミングを指示する。ＣＰＵＩは取り込んだ割込みベクト
ルによって与えられる。飛び先番地に格納されている制
御フィールドの２３種類のデータに１対１に対応する処
理ルーチンに制御を移し。
回路４に受信動作の開始を指示し、同時にＤＭＡ制御回
路７を起動する。ＤＭＡ制御回路７は、通信制御回路４
がパケットの受信に伴って発生するＤＭＡ要求にしたが
って、受信データを次々とＲＡＭ６に転送する。ＲＡＭ
６への制御フィールドのデータの転送が発生した時点で
、制御フィールドＡＤＲ−ＤＥＣ１２はそれを検出し、
割込み要求を割込み制御回路２に、ＲＡＭ６に格納され
る制御フィールドのデータを記憶手段Ｂｌｌにも格納す
るように指示し、また制御フィールド変換回路ＩＯに対
して、記憶手段Ｂｌｌに格納されているデータをそれに
固有な２３種類の割込みベクトルに変換するよう指示す
る。（第２図参照）割込み制御回路２は、制御フィール
ドＡＤＲ・ＤＥＣ１２の割込み信号に従ってＣＰＵＩに
割込みをかけ、ＣＰＵＩ側の準備が整った時点で制御フ
ィールド変換回路１０に割込みベクトルを発信するタイ
ミングを指示する。ＣＰＵＩは取り込んだ割込みベクト
ルによって与えられる。飛び先番地に格納されている制
御フィールドの２３種類のデータに１対１に対応する処
理ルーチンに制御を移し。
プロトコル制御処理を行なう。
おのおののプロトコル制御処理ルーチンは、概ね次に示
すような処理を行なう。
すような処理を行なう。
（１）状態遷移表に基づき、受信したパケットがその時
点で受理すべきパケットかどうかを判別する。
点で受理すべきパケットかどうかを判別する。
（２）判別の結果、受理すべき正当なパケットである場
合は、状態遷移表に基づいて送信すべきバケツｉ−の送
信準備を完了し、次の状態に遷移する。
合は、状態遷移表に基づいて送信すべきバケツｉ−の送
信準備を完了し、次の状態に遷移する。
（３）判別の結果、受理すべき正当なパケットでない場
合は、ただちに受信中のパケットを破棄するよう通信制
御回路４およびＤＭＡ制御回路７に指示し、手順誤りを
回復するために用いるパケットの送信準備を行ない１次
の状態に遷移する。
合は、ただちに受信中のパケットを破棄するよう通信制
御回路４およびＤＭＡ制御回路７に指示し、手順誤りを
回復するために用いるパケットの送信準備を行ない１次
の状態に遷移する。
以上、割込み処理で行なうべきプロトコル制御処理の概
要を示した。上記（２）のあと、パケットすべての受信
をまって、伝送誤りが発生しなかったことを確認して、
送信バッファにセットしたパケットの送信を開始する。
要を示した。上記（２）のあと、パケットすべての受信
をまって、伝送誤りが発生しなかったことを確認して、
送信バッファにセットしたパケットの送信を開始する。
なお、第２図で示される。ＨＤＬＣで規定されている以
外のパケットについでも制御フィールドの受信時点で割
込みを発生し、その処理ルーチンでは、受信中のパケッ
トの破棄・相手の状態問い合わせなどの処理を行なうよ
うにする。また、本発明をＬＡＮなどで用いる場合など
、情報パケット長が不定のときは、パケットに含まれる
パケット長を示す情報の着信を待って、継続されている
ＤＭＡ転送の転送データ数の変更も可能になる。
外のパケットについでも制御フィールドの受信時点で割
込みを発生し、その処理ルーチンでは、受信中のパケッ
トの破棄・相手の状態問い合わせなどの処理を行なうよ
うにする。また、本発明をＬＡＮなどで用いる場合など
、情報パケット長が不定のときは、パケットに含まれる
パケット長を示す情報の着信を待って、継続されている
ＤＭＡ転送の転送データ数の変更も可能になる。
第３図に本発明における受信時の動作フローを示してお
り、（ａ）はプロトコル手順上、正当なパケットを受信
した場合、（ｂ）は不当なパケットを受信した場合であ
る。
り、（ａ）はプロトコル手順上、正当なパケットを受信
した場合、（ｂ）は不当なパケットを受信した場合であ
る。
（発明の効果）
本発明によれば、パケットの受信中、プロトコル制御等
に係る情報（制御フィールド）を検出した時点で、ＣＰ
Ｕに伝達し、ＣＰＵもその情報にしたがって速やかに、
プロトコル制御等の処理に移行できるようにしたもので
あり、特に、手順外のパケットおよびプロトコルに登録
されていないパケット受信時の誤り回復を速かに行なえ
る効果がある。
に係る情報（制御フィールド）を検出した時点で、ＣＰ
Ｕに伝達し、ＣＰＵもその情報にしたがって速やかに、
プロトコル制御等の処理に移行できるようにしたもので
あり、特に、手順外のパケットおよびプロトコルに登録
されていないパケット受信時の誤り回復を速かに行なえ
る効果がある。
また、パケット長が不定のプロトコルに対しては、パケ
ットに含まれるパケット長を示すデータを受信した時点
で、以後に続くパケット全体の受信完了時期を予１ｆｌ
ｌすることができ、不用な時限監視などを行なわないで
すむ効果がある。
ットに含まれるパケット長を示すデータを受信した時点
で、以後に続くパケット全体の受信完了時期を予１ｆｌ
ｌすることができ、不用な時限監視などを行なわないで
すむ効果がある。
第１図は本発明の一実施例による通信制御装置のブロッ
ク図、第２図は本発明の動作説明図、第３図は同受信時
の動作フローチャー１−１第４図は従来例の通（ａ制御
装置のブロック図である。 １ ・・・ＣＰＵ、 ２ ・・・割込み制御回路、３・
・・タイマ、 ４ ・・・通信制御回路、 ５・・・Ｒ
ＯＭ、 ６ ・・・ＲＡＭ（記憶手段Ａ）、７ ・・・
ＤＭＡ制御回路、 ８ ・・・ホスト■／Ｆ回路、 ９
・・・回線Ｉ／Ｆ回路、１０・・・制御フィールド変
換回路、１１・・・記憶手段Ｂ、１２・・・制御フィー
ルドＡＤＲ−ＤＥＣ。 特許出願人 松下電器産業株式会社 第１図 第２図 ＨＤＬＣパケット形式 （ｂ）ＨＤＬＣ手順のフレームの制御部構成備考 １．
Ｎ（Ｓ）、Ｎ（Ｒ）はそれぞれ送信順序番号および受信
順序番号である。 ２、Ｐ、ＦはそれぞれＰビット、Ｆビットである。 ３、Ｓ、Ｍはそれぞれ監視機能ビット、修飾機能ビット
であり、コマンドおよびレスポンスを識別する。 ＝：「５り）；・乍−“ＩｊＩ Ｈ′−ｊ二ｒＸｖＩな
し）第２図 （ｃ） ＨＤＬＣ手順のコマンドおよびレスポンス第
４図 手続補正帯（絋） 昭和６１年３月 ５日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２６３６６７号２、発明
の名称 通信制御装置 ３、補正をする者 事件との関係 出願人 住 所 大阪府門真市大字門真１００６番地名
称 （５８２） 松下電器産業株式会社代 表 者
谷 井 昭 雄１１、代理人 ５、手続補正指令書の日付 昭和６１年２月５日（発送日昭和６１年２月２５日）６
、補正により増加する発明の数 ０７、補正の対象
図面
ク図、第２図は本発明の動作説明図、第３図は同受信時
の動作フローチャー１−１第４図は従来例の通（ａ制御
装置のブロック図である。 １ ・・・ＣＰＵ、 ２ ・・・割込み制御回路、３・
・・タイマ、 ４ ・・・通信制御回路、 ５・・・Ｒ
ＯＭ、 ６ ・・・ＲＡＭ（記憶手段Ａ）、７ ・・・
ＤＭＡ制御回路、 ８ ・・・ホスト■／Ｆ回路、 ９
・・・回線Ｉ／Ｆ回路、１０・・・制御フィールド変
換回路、１１・・・記憶手段Ｂ、１２・・・制御フィー
ルドＡＤＲ−ＤＥＣ。 特許出願人 松下電器産業株式会社 第１図 第２図 ＨＤＬＣパケット形式 （ｂ）ＨＤＬＣ手順のフレームの制御部構成備考 １．
Ｎ（Ｓ）、Ｎ（Ｒ）はそれぞれ送信順序番号および受信
順序番号である。 ２、Ｐ、ＦはそれぞれＰビット、Ｆビットである。 ３、Ｓ、Ｍはそれぞれ監視機能ビット、修飾機能ビット
であり、コマンドおよびレスポンスを識別する。 ＝：「５り）；・乍−“ＩｊＩ Ｈ′−ｊ二ｒＸｖＩな
し）第２図 （ｃ） ＨＤＬＣ手順のコマンドおよびレスポンス第
４図 手続補正帯（絋） 昭和６１年３月 ５日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 特願昭６０−２６３６６７号２、発明
の名称 通信制御装置 ３、補正をする者 事件との関係 出願人 住 所 大阪府門真市大字門真１００６番地名
称 （５８２） 松下電器産業株式会社代 表 者
谷 井 昭 雄１１、代理人 ５、手続補正指令書の日付 昭和６１年２月５日（発送日昭和６１年２月２５日）６
、補正により増加する発明の数 ０７、補正の対象
図面
Claims (1)
- ホストコンピュータに接続し、パケット伝送を行なうた
めの通信制御装置において、通信制御回路によって受信
されたパケットを受信バッファとなるように用意されて
いる記憶手段Ａに転送する手段と、該記憶手段Ａの特定
の番地に格納されるデータを、前記記憶手段Ａとは別に
記憶する手段Ｂと、前記特定の番地にアクセスされたと
き、それを検出して表示する手段と、前記記憶手段Ｂに
記憶されているデータを割り込みベクトル等の別のデー
タに変換し、外部からの指示にしたがって、変換された
データを、ＣＰＵがデータバス等外部からのデータを入
力するポートに伝達する手段と、前記通信制御装置の各
構成要素が発する割込み等、ＣＰＵへの通信要求信号を
制御し、それをＣＰＵに伝え、また前記変換回路によっ
て得られる割込みベクトル等ＣＰＵへの通信要求に伴な
ってＣＰＵに伝える情報を発信するタイミングを、割込
み等の、前記通信要求信号を発生した構成要求に指示し
たり、自ら前記情報を発信する手段を備え、受信パケッ
トの特定の位置にあるデータに固有の割込みベクトル等
、前記データの内容を示す情報をハードウェアで生成す
ることによって、スループットの向上やプロトコル上で
の異常事態や特殊な状況に対して行うべきプロトコル制
御処理を速やかに実現することを特徴とする通信制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263667A JPS62125455A (ja) | 1985-11-26 | 1985-11-26 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263667A JPS62125455A (ja) | 1985-11-26 | 1985-11-26 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125455A true JPS62125455A (ja) | 1987-06-06 |
| JPH0518145B2 JPH0518145B2 (ja) | 1993-03-11 |
Family
ID=17392662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263667A Granted JPS62125455A (ja) | 1985-11-26 | 1985-11-26 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128645A (ja) * | 1987-11-13 | 1989-05-22 | Oki Electric Ind Co Ltd | 受信制御回路 |
| WO1992006431A1 (en) * | 1990-09-28 | 1992-04-16 | Fujitsu Limited | Message control method for data communication system |
| JP2512849B2 (ja) * | 1990-09-28 | 1996-07-03 | 富士通株式会社 | デ―タ通信システムのメッセ―ジ制御方式 |
-
1985
- 1985-11-26 JP JP60263667A patent/JPS62125455A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518145B2 (ja) | 1993-03-11 |
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