JPH04102951A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ端末装置を収容する入出力制御装置の
データ転送制御方式に関し、特に上記データ端末装置か
ら受信する受信データを主記憶装置へ転送する際のデー
タ転送制御方式に関する。

〔従来の技術〕

第２図は、データ転送制御の基本システム構成を示す図
である。図において、２１はＣＰＵ２２側から送られる
データをバッファ２３内に一旦蓄積し、指定されたデー
タ端末装置（以下、ｒＤＴＪという〕２４へ転送したり
、逆に、ＤＴ２４から受は取ったデータをバッファ２３
内に一旦蓄積し、ＣＰＵ２２側へ転送する入出力制御装
置（以下、ｒｌＯｃＪという）を示している。ここで、
ｌ０Ｃ−Ｄ下問は、Ｒ３２３２Ｃ等のビットシリアルな
インタフェースで接続され、かつ、転送方式としては、
キャラクタ毎にスタートビットとストップビットを付加
する非同期方式とする。

第３図に、上記非同期直列データ転送方式におけるデー
タ単位を示す。図に示される如く、非同期直列データ単
位は、１個のスタートビット。

個、１細事または２個のストップビットで構成されてい
る。

なお、第２図に示す如き基本構成において、ＣＰＵ２２
がＤＴ２４に関するデータをｌ０Ｃ２１がら受信する方
式としては、 ■プログラム転送方式： ｌ０Ｃ２１内の受信ステータスをプログラムによりチエ
ツクして逐次読み取る方式と、■ＤＭＡ転送方式 受信ＤＭＡオーダをｌ０Ｃ２］に対し発行し、ｆＯＣ−
ＭＭ（主記憶装置）　１ｖｆｆ（７）　転送は　ｌ０Ｃ
２１自身に任せ、ｌ０Ｃ２１からの転送終了報告を待つ
方式 の二種類があるが、本発明は、後者を対象とするもので
ある。

第５図は、従来のデータ転送制御方式の例を示す図であ
り、ＤＴから一連のデータをＣＰＵが人力する場合のシ
ーケンス図である。同図（ａ）に示すケースｌは、ＣＰ
Ｕ側がＤＴに対してデータ入力を人力指示メツセージで
指示し、これを受けたＤＴ側がデータを投入する、言わ
ば、ＣＰＵ主導のデータ入力の場合を示しており、同図
（ｂ）に示すケース２は、ＤＴからＣＰＵ側へ投入すべ
きデータが存在する旨のステータス情報をアテンション
割り込みで通知し、その後に、ＤＴがらデータを投入す
る、言わば、ＤＴ主導のデータ入力の場合を示している
。

上記ケース１．ケース２の■データ人力フェーズにおい
て、ｃｐｕはｒｏｃに対してＤＭＡオーダを発行するが
、該オーダ中で指定する転送データ数（ＷＣ）の値は、
この時点では不明なため、■かダミーを設定する。この
ＤＭＡオーダを受けたＩＯＣは、第６図に示す如ぎ動作
フローに従ってデータ受信制御を実行する。すなわち、
ＤＴから一般データを受信する毎に、ＭＭへのＤＭＡ転
送を行う。

ＩＯＣはＤＭＡオーダ中のＷＣがＷＣ−■またはダミー
であって、転送終了条件として使用することができない
ため、ＤＴからデータを受信する都度、それが終了キャ
ラクタか否かをチエツクしており、終了キャラクタの場
合にＩ）Ｍ△処理か終γと認識し、ステータス情報、転
送データ数等を設定し、ＣＰ　Ｕの割り込みを行う。

なお、」−記データ人力処理では、ＩＯＣは１つ′ｌ゛
からの１個のデータを受信する毎に、すなわち、ＤＴの
動作に同期して、ＭＭへのＤ　Ｍ　Ａ転送を実行する方
式を示しているか、終了キャラクタを受信するまでＩＯ
Ｃ内蔵バッファに蓄積し続け、上記キャラクタを受信し
た時点で一斉にＤＭＡ転送する、すなわち、ｌ）　Ｔの
動作とは非同期に転送する方式も有り得る。

上記従来技術に関しては、例えば、日本電信電話公社編
「Ｄ１０形自動交換機第８部入出力装置」（電気通信共
済会昭和４７年６月発行）、または、「改良形共通線信
号装置の構成」（研究実用化報告第２８巻第４号５日本
電信電話公社武蔵野電気通信研究所昭和５４年４月発行
）の記載が参考になる。

［発明か解決しようとする課題］ 上述の従来技術においては、以下の点が問題となる。

（１）ＤＭＡ転送の終了を終了キャラクタの検出で判定
する方式であるため、終了キャラクタのコードあるいは
終了キャラクタ白身の異なる端末か接続された場合には
対応できなくなる。

すなわち、ＩＯＣは接続端末の違いに対する融通性に欠
けるという問題がある。

（２）ＣＰｔＪはＩＯＣがｌ）　ｉ”から■つＭΔ転送
対象のデータを受信し終わる前に、該ＴＯＣに対し１）
　Ｍ　Ａオーダを発行するため、ＤＭＡオーダ内のＷＣ
値をＷＣ−■あるいはダミーとせざるを得ない。従って
、終了報告を受けたとき、終了ステータス中のＷＣ値で
オーダ正常路ｒを判定することはできない。すなわち、
Ｉ　（’）Ｃは終了割り込み時のステータス情報に、送
信の場合には不要な 零オーダ実行結果の成否 ＊受信データ数 を含めなければならない。その結果、送信ＤＭＡオーダ
に対する終了ステータス内容との間に不一致か生ずる。

逆に、無理に−・致さぜる場合には、送信側のステータ
ス情報に冗長フィールドが生ずることになる。

（３）同じく、受信データ数かｉｆ前に分からないため
、Ｄ　Ｍ　Ａオーダ発行時点から終了報告時点までの時
間が予め分からない。ＩＯＣの障害検出のために終了報
告までのタイミング監視が通常行われるが、その場合、
タイミング値としては起こり得る最大の１つＭハ転送数
を見込まなければならず、障害検出遅延か大きくなる恐
れがある。

本発明は」二記事情に鑑みてなされたもので、その第一
の目的は、終了キャラクタのコードあるいは終了キャラ
クタ自身の異なる端末がＩＯＣに接続された場合にも対
応可能なデータ転送制御方式を提供することにある。ま
た、第二の目的は、中央処理装置がＤＭ△オーダを発行
する際に必要となるその時点の受信データ数を、必要な
時点で」−記中央処理装置に通知するようにしたデータ
転送制御方式を提供することにある。

〔課題を解決するための手段〕

本発明の−１−記目的は、データ端末装置を非同期式直
列インタフェースで収容し、中央処理装置からの制御に
基づいて前記データ端末装置に関する送受信データのＤ
ＭＡ転送を、１：記憶装置との間で実行する入出力制御
装置のデータ転送制御方式において、前記入出力制御装
置にデータ受信間隔を監視する受信間隔監視タイマを設
けて、該監視タイマか予め設定された規定値に達した場
合に、前記中央処理装置にアテンション割り込みをかけ
ることを特徴とするデータ転送制御方式、もしくは、デ
ータ端末装置を非同期式直列インタフェースで収容し、
中央処理装置からの制御に基づいて前記データ端末装置
に関する送受信データのＤＭＡ転送を、主記憶装置との
間で実行する入出力制御装置のデータ転送制御方式にお
いて、前記入出力制御装置にデータ受信間隔を監視する
受信間隔監視タイマ、受信データのエラー検出手段、一
定サイズの受信データバッファと受信データを泪７Ｉｌ
す・保持する手段の隅なくとも一つを設けて、■前記監
視タイマが予め設定された規定値に達した場合、 ■前記エラー検出手段が受信エラーを検出した場合、ま
たは、 ■前記受信データバッファが満杯になった場合の少なく
とも一つが発生したときに、前記中央処理装置に、アテ
ンション割り込みにより当該ケースを示すステータスお
よびその時点の受信データ数を通知し、以後、前記中央
処理装置からの受信ＤＭＡオーダに基づいてＤＭＡ転送
を実行することを特徴とするデータ転送制御方式によっ
て達成される。

〔作用］ 本発明に係るデータ転送制御方式においては、ＩＯＣは
ＤＭＡ転送対象のデータを終了キャラクタの識別で判定
する代わりに、データ受信間隔の監視で判定するため、
異なる終了キャラクタを用いる端末でも対応可能であり
、接続端末に対する汎用性が向上する。また、ＣＰＵは
、アテンション割り込み検出後、ＩＯＣ内受信データ数
を読み取って、それをＷＣとする受信ＤＭＡオーダを■
＋１＝ ＯＣに発行するため、送信ＤＭＡ処理とステータス情報
を統一可能である。

更に、ＤＭＡデータ転送数は、最大でも受信バッファサ
イズ（例えば２５６バイト）毎に行い、実際のデータ転
送量がバッファサイズ以上の場合は、複数のＤＭＡ転送
でデータ転送を行うため、ＤＭ八へ−ダ発行から正常終
了報告時点までの所要時間が分かり、従って、ＩＯＣの
障害検出タイミング値を極端に大きくする必要もない。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第４図は、本発明の一実施例である基本システム構成に
おけるＩＯＣの内部構成例を示す図である。図において
、３１はシステムバスインタフェース回路（ＢＴＮＦ）
、３２はＭＭに対するＤＭＡ転送制御機能を有するとと
もに、ＣＰＵがＩＯＣを制御するための制御レジスタ類
を具備するアダプタ回路（ＡＤＰ）、３３はＩＯＣ内の
主制御を実行するローカル処理回路（Ｌ　Ｐ　Ｕ）、３
４は該ローカル処理＝１２ 回路３３が実行するプログラムやデータバッファのため
のメモリ（ＲＯＭ／ＲＡＭ）を示している。

また、３５はデータ受信間隔を計測するタイマを具備す
るタイマ制御回路（ＴＭＲ）、３６は前記ＤＴとの間の
汎用データ送受信回路（ＵＲＴ）、３７は上述のアダプ
タ回路３２．タイマ制御回路３５．汎用データ送受信回
路３６からの割り込みを受は付け、ローカル処理回路３
３へ選択出力する割り込み制御回路（ＩＮＴＣ）を示し
ている。なお、本実施例に示すＩＯＣは２つの汎用デー
タ送受信回路３６を収容し、シリアルインタフェースの
ボートを介して、ＤＴを２台まで接続可能であるが、こ
れは２台に限定されるものではない。

以下、まず、第４図に基づいて、受信側の動作について
説明する。各ＤＴから前記非同期方式により入力される
データ（例えば８ビツト構成）は、対応する汎用データ
送受信回路３６で受信される。

汎用データ送受信回路３６は、受信データのシリアル／
パラレル変換を行うとともに、データ受信の割り込みを
割り込み制御回路３７を介して、ローカル処理回路３３
へ発生する。これを検出したローカル処理回路３３が、
割り込み処理プログラムにより割り込み元９割り込み要
因を識別し、対応する汎用データ送受信回路３６から、
ローカルバスを介してＲＡ　Ｍ　ｌの受信バッファへ受
信デーを蓄積し、受信データ数カウンタＣＲを＋１する
。

一方、タイマ制御回路３５内には、汎用データ送受信回
路３６対応に、受信間隔計測タイマＴ１が保持され、更
に、タイムアウト検出のための閾値τが予め設定されて
いる。汎用データ送受信回路３６からデータ受信割り込
みを受けたローカル処理回路３３は、タイマ制御回路３
５に対し、当該汎用データ送受信回路３６に対応するタ
イマＴ１のリセット／起動要求を発生する。これを受け
たタイマ制御回路３５は、タイマ計測を開始する。

タイマ制御回路３５は、ローカル処理回路３３から次の
リセット／起動要求が来る舵にタイマ値がτに達すると
、ローカル処理回路３３に対し、データ受信間隔のタイ
ミングオーバの割り込みを発生する。この割り込みを受
けたローカル処理回路３３は、受信データの現在値を制
御レジスタ（ＲＣＲ）に移し、ステータスレジスタ（Ｓ
　Ｔ　Ｒ）にアテンション表示を行い、ＣＰＵに対し割
り込みを発生する。

ここで、割り込み手段は問わない。すなわち、バス経由
２側別リード線経由のいずれでも良い。

ＩＯＣからの割り込みを検出したＣ　Ｉ）　Ｕは、上記
ステータスレジスタ（ＳＴＲ）を読み、アテンション割
り込みであることを知ると、更に、制御レジスタ（Ｉ；
：ＣＲ）を読んで、受信データ数を獲得し、これを転送
データ数（ＷＣ）として受信ＤＭＡオーダを編集し、ア
ダプタ回路内の制御レジスタに書き込み、ＩＯＣを起動
する。ＩＯＣ内のローカル処理回路３３は、■○Ｃ起動
をアダプタ回路−割り込み制御回路経由の割り込みで知
り、以後、一般に知られたＤＭＡ転送処理を実行する。

そして、正常に終了した場合には、ＷＣ＝Ｏとして終了
報告を行う。

第１図は、上述の１ＯＣ内のローカル処理回路３３の、
端末側割り込み処理フローを示すものである。図に示す
如く、ＣＰＵ側へのＤＭＡ受信を促すアテンション割り
込み要因としては、実際には以下の三つがあり、最初に
発生した要因によってＣＩ）　Ｕへの割り込みが行われ
る。

■フレーミングエラー、パリティエラー等のデータ受信
エラーの発生・なお、ここで、フレーミングエラーとは
、受信デバイスか非同期直列データの流れの中で、デー
タ単位のスタートビットとストップビットを検出しない
場合をいう。

■データ受信間隔の規定値（τ）オーバー■受信バッフ
ァの満杯 なお、■の場合、受信バッファ内の最後のデータがエラ
ーに遭偶したデータとなる。すなわち、エラーデータの
処置もＩＯＣでは行わず、ＣＰＵ側に任せられる。

本実施例によれば、ＩＯＣはＩ）　Ｍ　Ａ転送対象のデ
ータを終了キャラクタの識別で判定する代わりに、デー
タ受信間隔の監視で判定するため、異なる終了キャラク
タを用いる端末でも対応可能であり、接続端末に対する
汎用性が向■−する。また、ＣＰ　Ｕは、アテンション
割り込み検出後、ＩＯＣ内受信データ数を読み取って、
それをＷＣとする受信ＤＭ八へ−ダをＩＯＣに発行する
ため、送信ＤＭＡ処理とステータス情報を統一可能であ
る。

上記実施例は本発明の一例を示したものであり、本発明
はこれに限定されるべきものではない。例えば、上記実
施例においては、タイマ制御回路をローカル処理回路と
は独立な回路した例を示したが、タイマ制御回路は、ロ
ーカル処理回路のプログラムでる実現できることは言う
までもない。また、第２図に示した基本構成においては
、シングルプロセッサ構成を示しているが、マルチプロ
セッサ構成とした場合にも、ＣＰＵ２２を制御元プロセ
ッサ、ＭＭ２５をＣＰＵ２２の個別メモリあるいは共通
メモリとすることにより、同様に動作させることが可能
である。

［発明の効果］ 以上、詳細に説明した如く、本発明によれば、データ端
末装置を非同期式直列インタフェースで収容し、中央処
理装置からの制御に基づいて１）（ｊ記テータ端末装置
に関する送受信データの１０Ｍハ転送を、主記憶装置と
の間で実行する入出力制御装置のデータ転送制御方式に
おいて、前記入出力制御装置にデータ受信間隔を監視す
る受信間隔監視タイマを設けて、該監視タイマが予め設
定された規定値に達した場合に、受信データの終了判定
を行うようにしたので、異なる終了キャラクタを用いる
端末にも対応可能なデータ転送制御方式を実現できると
いう効果が得られる。また、中央処理装置はアテンショ
ン割り込みを検出後、その時点における受信データ数を
読み取って、これをＷＣとする受信ＤＭＡオーダを発行
するようにしたので、受信データ数が分からないことに
起因する問題を解消可能としたデータ転送制御方式を実
現できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例である基本システム構成にお
けるＩＯＣ内のローカル処理回路３３端米側割り込み処
理のフローチャート、第２図はデータ転送制御の基本シ
ステム構成を示す図、第７３図は非同期直列データ転送
方式におけるデータ旧位を示す図、第４図は実施例の基
本システム構成におけるＩＯＣの内部構成例を示す図、
第５図は従来のデータ転送制御方式の例を示す図、第６
図はその動作の概要を示す図である。 ２１・入出力制御装置（ＩＯＣ）、２２：ＣＰＵ、２３
：バッファ、２４・データ端末装置、３１　　システム
バスインタフェース回路、３２．アダプタ回路、３３：
ローカル処理回路、３４：メモリ、３５：タイマ制御回
路、３６：汎用データ送受信回路、３７・割り込み制御
回路。

Claims (5)

【特許請求の範囲】
1. （１）データ端末装置を非同期式直列インタフェースで
   収容し、中央処理装置からの制御に基づいて前記データ
   端末装置に関する送受信データのＤＭＡ転送を、主記憶
   装置との間で実行する入出力制御装置のデータ転送制御
   方式において、前記入出力制御装置にデータ受信間隔を
   監視する受信間隔監視タイマを設けて、該監視タイマが
   予め設定された規定値に達した場合に、前記中央処理装
   置にアテンション割り込みをかけることを特徴とするデ
   ータ転送制御方式。
2. （２）前記アテンション割り込みにより、その時点の受
   信データ数を前記中央処理装置に通知し、以後、前記中
   央処理装置からの受信ＤＭＡオーダに基づいてＤＭＡ転
   送を実行することを特徴とする請求項１記載のデータ転
   送制御方式。
3. （３）データ端末装置を非同期式直列インタフェースで
   収容し、中央処理装置からの制御に基づいて前記データ
   端末装置に関する送受信データのＤＭＡ転送を、主記憶
   装置との間で実行する入出力制御装置のデータ転送制御
   方式において、前記入出力制御装置に受信データのエラ
   ー検出手段を設けて、該エラー検出手段が受信エラーを
   検出した場合に、アテンション割り込みにより前記中央
   処理装置に、当該ケースを示すステータスおよびその時
   点の受信データ数を通知し、以後、前記中央処理装置か
   らの受信ＤＭＡオーダに基づいてＤＭＡ転送を実行する
   ことを特徴とするデータ転送制御方式。
4. （４）データ端末装置を非同期式直列インタフェースで
   収容し、中央処理装置からの制御に基づいて前記データ
   端末装置に関する送受信データのＤＭＡ転送を、主記憶
   装置との間で実行する入出力制御装置のデータ転送制御
   方式において、前記入出力制御装置に一定サイズの受信
   データバッファと受信データを計測・保持する手段を設
   け、前記受信データバッファが満杯になった場合に、前
   記中央処理装置に、アテンション割り込みにより当該ケ
   ースを示すステータスおよびその時点の受信データ数を
   通知し、以後、前記中央処理装置からの受信ＤＭＡオー
   ダに基づいてＤＭＡ転送を実行することを特徴とするデ
   ータ転送制御方式。
5. （５）請求項１〜４に記載の手段を併せ持ち、［１］前
   記監視タイマが予め設定された規定値に達した場合、 ［２］前記エラー検出手段が受信エラーを検出した場合
   、または、 ［３］前記受信データバッファが満杯になった場合のい
   ずれか一つが発生したときに、前記中央処理装置に、ア
   テンション割り込みにより当該ケースを示すステータス
   およびその時点の受信データ数を通知し、以後、前記中
   央処理装置からの受信ＤＭＡオーダに基づいてＤＭＡ転
   送を実行することを特徴とするデータ転送制御方式。