JPH0518145B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パケツト形式のデータ伝送における
通信制御装置において、スループツトや即時性を
向上させ、対応可能な伝送速度の高速化を実現す
るための通信制御装置に関するものである。

（従来の技術） 第４図に従来の通信制御装置の構成を示す。同
図において、伝送手順等のプロトコル制御や、ホ
ストシステムとの間で送受信データ、送受信動作
に必要な制御情報のやりとり、各構成要素の起
動・状態の問い合わせを担う中央処理装置
（CPU）１、各構成要素からCPU１への通信要求
を制御する割込み制御回路２、タイマ３、ビツト
同期送受信パケツトのパラレル／シリアル変換、
パケツトの送出し、取り込み等を行なう通信制御
回路４、制御プログラムを格納するROM５、送
受信バツフア等を格納する記憶手段（RAM）
６、通信制御回路と送受信バツフアの間のパケツ
トの転送を行なうDMA制御回路７、ホストＩ／
Ｆ回路８、回線Ｉ／Ｆ回路９、アドレス、データ
および制御信号の各バス群からなつている。

次に、動作について説明する。送信の場合
CPU１は、ホストから与えられた送信パケツト
をRAM６にセツトし、通信制御回路４を起動す
る。通信制御回路４の送信準備が完了すると、通
信制御回路４からの通知によりDMA制御回路７
を起動し、以後、通信制御回路４は、DMA制御
回路７によつて次々とRAM６から転送される送
信パケツトを、回路Ｉ／Ｆ回路９を経由して送出
する。DMA制御回路７、通信制御回路４の完了
通知を受けて、それらの動作を停止させ、１パケ
ツトの送信が完了する。受信の場合は、通信制御
回路４からのパケツト着信通知を受け、DMA制
御回路７を起動し、以後送られてくる受信パケツ
トをRAM６に格納する。通信制御回路４および
DMA制御回路７からの完了通知を受けて、上記
の回路を停止し、通信中にエラーが発生しなかつ
たことを確認して、ホストに受信データ本体を転
送する。

なお、伝送速度が遅い場合、通信制御回路４と
送受信バツフアの間の送受信パケツトの転送を
CPU１が直接行なうことも可能である。また、
ポーリング／セレクテイング方式を採る場合、割
込み制御回路２は不要である。

パケツト伝送に関わる伝送制御手順等のプロト
コル制御は、パケツトの種類を示すデータに基づ
いて行なわれる。なお通常、上記のパケツトの種
類を示すデータはパケツト内の決められた位置
（制御フイールド）に置かれる。

（発明が解決しようとする問題点） 上記従来の通信制御装置では、CPUは原則的
にDMA回路によつて受信パケツト全体が受信バ
ツフアに転送されるまで制御フイールドの内容を
判別することは行なわないので、たとえ受信パケ
ツトが伝送制御手順上不当なパケツトや、あるい
は、プロトコル上存在しないパケツトであつて
も、受信バツフアへの転送が完了するまで、上記
の異常を検出することができなかつた。また上記
の回路構成で、CPUが制御フイールドのデータ
の着信を検出しようとすれば、DMAの状態を監
視しなければならず、その間は、他の処理を実行
できない欠点があつた。

本発明の目的は、従来の欠点を解消し、制御フ
イールドの着信時点で、受信パケツトの種類を判
別できる通信制御装置を提供することである。

（問題点を解決するための手段） 本発明の通信制御装置は、ホストコンピユータ
に接続し、パケツト伝送を行なうための通信制御
装置において、通信制御回路によつて受信された
パケツトを受信バツフアとなるように用意されて
いる記憶手段Ａに転送する手段と、この記憶手段
Ａの特定の番地に格納されるデータを、記憶手段
Ａとは別に記憶する手段Ｂと、特定の番地にアク
セスされたとき、それを検出して表示する手段
と、記憶手段Ｂに記憶されているデータを割り込
みベクトル等の別のデータに変換し、外部からの
指示にしたがつて、変換されたデータを、CPU
がデータバス等外部からのデータを入力するポー
トに伝達する手段と、通信制御装置の各構成要素
が発する割込み等CPUへの通信要求信号を制御
し、それをCPUに伝え、また変換回路によつて
得られる割込みベクトル等のCPUへの通信要求
に伴なつてCPUに伝える情報を発信するタイミ
ングを、割込み等の、通信要求信号を発生した構
成要求に指示したり、自ら情報を発信する手段を
備え、受信パケツトの特定の位置にあるデータに
固有の割込みベクトル等、データの内容を示す情
報をハードウエアで生成することによつて、スル
ープツトの向上やプロトコル上での異常事態や特
殊な状況に対して行なうべきプロトコル制御処理
を速やかに実現するものである。

（作用） 上記構成により、受信パケツト中、制御フイー
ルドのデータが通信制御回路から記憶手段Ａの受
信バツフアへ転送されたと同時に、制御ADR，
DECによつて認知され、通信要求アービタに通
知される。また制御フイールドのデータは即座に
記憶手段Ｂに記憶され、その内容は、制御フイー
ルド変換回路によつて、ただちに制御フイールド
の内容をCPUが判別しやすい通知情報に変換さ
れる。通信要求アービタは、制御ADR，DECか
らの通知を可能な限り速くCPUに通知し、CPU
側の準備が整い次第、制御フイールド変換回路に
受信パケツトの種類を示す上記の情報をCPUに
通知するタイミングを指示する。CPUは、上記
一連の動作によつて、受信パケツトの受信動作
中、制御フイールドのデータを受信した時点で判
別することができ、その結果、伝送制御手順上、
不当なパケツトを受信した場合の回復制御に対す
る速やかな対応ができ、またプロトコル上登録さ
れていないパケツトを破棄し、さらにパケツト最
大長未満のパケツトに対して、受信パケツトの受
信バツフアへの転送データ個数の変更を可能とす
る。

（実施例） 本発明の一実施例を第１図ないし第３図に基づ
いて説明する。

第１図は本発明の通信制御装置の構成を示すブ
ロツク図である。同図において第４図に示した従
来例と同じ部分については同一番号を付し、その
説明を省略する。

本発明を具体化する場合、制御フイールド変換
回路１０として制御フイールドのデータを割込み
ベクトルに変換する回路で、また、通信要求アー
ビタを割込み制御回路２で実現し、通信制御回路
４から記憶手段Ａ６（受信バツフア）への受信パ
ケツトの転送をDMA制御回路７で行なうことを
想定したときの実施例である。なお、記憶手段Ａ
６および記憶手段Ｂ１１もそれぞれRAM制御回
路７とレジスタ（制御フイールドレジスタとい
う）で実現することにする。

次に、HDLC形成のパケツトに対して、第１図
の実施例を適用した場合について、本発明の動作
を説明する。なお、第２図にHDLC手順で採るパ
ケツト形成とパケツトの種類を示す。同図から明
らかなように、HDLCのパケツト形式の中、制御
フイールドは3byte目に固定されている。したが
つて、常に、制御フイールドがRAM６特定の番
地に転送されるように受信バツフアの先頭アドレ
スを固定すると、制御フイールドADR・DRC１
２は、上記の特定の番地へのアクセスを常に検出
する。また記憶手段Ｂ１１には、制御フイールド
のデータの内容がそつくりそのまま格納される。
受信パケツトの着信を通信制御回路４が検出する
と、通信制御回路４は割込みによつて、割込み制
御回路２を通して、その旨をCPU１に通知する。
CPU１は通信制御回路４からの通知を受けて通
信制御回路４に受信動作の開始を指示し、同時に
DMA制御回路７を起動する。DMA制御回路７
は、通信制御回路４がパケツトの受信に伴つて発
生するDMA要求にしたがつて、受信データを
次々とRAM６に転送する。RAM６への制御フ
イールドのデータの転送が発生した時点で、制御
フイールドADR・DEC１２はそれを検出し、割
込み要求を割込み制御回路２に、RAM６に格納
される制御フイールドのデータを記憶手段Ｂ１１
にも格納するように指示し、また制御フイールド
変換回路１０に対して、記憶手段Ｂ１１に格納さ
れているデータをそれに固有な23種類の割込みベ
クトルに変換するよう指示する。（第２図参照） 割込み制御回路２は、制御フイールドADR・
DEC１２の割込み信号に従つてCPU１に割込み
をかけ、CPU１側の準備が整つた時点で制御フ
イールド変換回路１０に割込みベクトルを発信す
るタイミングを指示する。CPU１は取り込んだ
割込みベクトルによつて与えられる。飛び先番地
に格納されている制御フイールドの23種類のデー
タに１対１に対応する処理ルーチンに制御を移
し、プロトコル制御処理を行なう。

おのおののプロトコル制御処理ルーチンは、概
ね次に示すような処理を行なう。

(1) 状態遷移表に基づき、受信したパケツトがそ
の時点で受理すべきパケツトかどうかを判別す
る。

(2) 判別の結果、受理すべき正当なパケツトであ
る場合は、状態遷移表に基づいて送信すべきパ
ケツトの送信準備を完了し、次の状態に遷移す
る。

(3) 判別の結果、受理すべき正当なパケツトでな
い場合は、ただちに受信中のパケツトを破棄す
るよう通信制御回路４およびDMA制御回路７
に指示し、手順誤りを回復するために用いるパ
ケツトの送信準備を行ない、次の状態に遷移す
る。

以上、割込み処理で行なうべきプロトコル制御
処理の概要を示した。上記(2)のあと、パケツトす
べての受信をまつて、伝送誤りが発生しなかつた
ことを確認して、送信バツフアにセツトしたパケ
ツトの送信を開始する。なお、第２図で示され
る、HDLCで規定されている以外のパケツトにつ
いても制御フイールドの受信時点で割込みを発生
し、その処理ルーチンでは、受信中のパケツトの
破棄・相手の状態問い合わせなどの処理を行なう
ようにする。また、本発明をLANなどで用いる
場合など、情報パケツト長が不定のときは、パケ
ツトに含まれるパケツト長を示す情報の着信を待
つて、継続されているDMA転送の転送データ数
の変更も可能になる。

第３図に本発明における受信時の動作フローを
示しており、(a)はプロトコル手順上、正当なパケ
ツトを受信した場合、(b)は不当なパケツトを受信
した場合である。

（発明の効果） 本発明によれば、パケツトの受信中、プロトコ
ル制御等に係る情報（制御フイールド）を検出し
た時点で、CPUに伝達し、CPUもその情報にし
たがつて速やかに、プロトコル制御等の処理に移
行できるようにしたものであり、特に、手順外の
パケツトおよびプロトコルに登録されていないパ
ケツト受信時の誤り回復を速かに行なえる効果が
ある。

また、パケツト長が不定のプロトコルに対して
は、パケツトに含まれるパケツト長を示すデータ
を受信した時点で、以後に続くパケツト全体の受
信完了時期を予測することができ、不用な時限監
視などを行なわないですむ効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による通信制御装置
のブロツク図、第２図は本発明の動作説明図、第
３図は同受信時の動作フローチヤート、第４図は
従来例の通信制御装置のブロツク図である。 １……CPU、２……割込み制御回路、３……
タイマ、４……通信制御回路、５……ROM、６
……RAM（記憶手段Ａ）、７……DMA制御回路、
８……ホストＩ／Ｆ回路、９……回線Ｉ／Ｆ回
路、１０……制御フイールド変換回路、１１……
記憶手段Ｂ、１２……制御フイールドADR・
DEC。

Claims (1)

【特許請求の範囲】
1. １ ホストコンピユータに接続し、パケツト伝送
   を行なうための通信制御装置において、通信制御
   回路によつて受信されたパケツトを受信バツフア
   となるように用意されている記憶手段Ａに転送す
   る手段と、該記憶手段Ａの特定の番地に格納され
   るデータを、前記記憶手段Ａとは別に記憶する手
   段Ｂと、前記特定の番地にアクセスされたとき、
   それを検出して表示する手段と、前記記憶手段Ｂ
   に記憶されているデータを割り込みベクトル等の
   別のデータに変換し、外部からの指示にしたがつ
   て、変換されたデータを、CPUがデータバス等
   外部からのデータを入力するポートに伝達する手
   段と、前記通信制御装置の各構成要素が発する割
   込み等、CPUへの通信要求信号を制御し、それ
   をCPUに伝え、また前記変換回路によつて得ら
   れる割込みベクトル等CPUへの通信要求に伴な
   つてCPUに伝える情報を発信するタイミングを、
   割込み等の、前記通信要求信号を発生した構成要
   求に指示したり、自ら前記情報を発信する手段を
   備え、受信パケツトの特定の位置にあるデータに
   固有の割込みベクトル等、前記データの内容を示
   す情報をハードウエアで生成することによつて、
   スループツトの向上やプロトコル上での異常事態
   や特殊な状況に対して行うべきプロトコル制御処
   理を速やかに実現することを特徴とする通信制御
   装置。