JPS62118796A

JPS62118796A - ステツピングモ−タの駆動装置

Info

Publication number: JPS62118796A
Application number: JP25943285A
Authority: JP
Inventors: Shinichi Aso; 伸一麻生; Noboru Nitsuta; 昇仁田; Fusao Hori; 房生保里
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba TEC Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1987-05-30
Anticipated expiration: 2010-04-10
Also published as: JPH0732638B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、外部から入力したステップパルス数分だけ回
転駆動するステッピングモータの駆動装置に係わり、特
に、前記ステップパルス数分の駆動期間中の回転速度を
加速、一定速、減速に制御するステッピングモータの駆
動装置に関する。　６［従来の技術］例えば電子タイプライタ−や印字装置における印字ヘッ
ドを搭載したキャリッジを移動制御するキャリッジモー
タ、磁気記録装置における磁気ベッドを移動させるキャ
アモータ等には一般にステッピングモータが使用されて
いる。このステッピングモータは駆動装置によって外部
から入力したステップパルス数分だけ回転駆動される。

このようなステッピングモータを回転駆動する駆動装置
のなかには、モータが回転駆動するに要する時間を短縮
するために回転速度を第７図に示すようにステップ数に
応じて変化させるようにしたものがある。すなわち、例
えばＣステップパルス数分だけ回転させる場合、回転開
始からＡステップまでは回転速度を加速し、Ａステップ
からＢステップまでは一定速度で駆動し、Ｂステップか
ら最終のＣステップまでは減速する。一般に上記速度制
御はステッピングモータに加えるステップパルスのパル
ス間隔を変化させる。例えば加速する場合はパルス間隔
を徐々に減少し、減速する場合は徐々に増加する。

第８図は第７図に示した速度制御を実施するための回路
である。前記第７図の各ステップ数Ｘにおけるパルス間
隔に対応するカウント値（速度データ）はＲＯＭ１内に
設定されている。このＲＯＭ１およびＲＡＭ２はデータ
バス３．アドレスバス４．制御バス５を介してＣＰＵ６
に接続されている。また、ＲＯＭＩから読出された速度
を示すカウント値はラッチ回路７にラッチされたのちカ
ウンタ８に設定される。このカウンタ８にセットされた
カウント値はクロック発生器９から出力されるクロック
信号にて減算される。そして、計数値が０に達するとス
テッピングモータ１０を駆動するモータ駆動回路１１へ
１個の駆動パルスを送出する。同時にオアゲート１２を
介してＣＰＵ６に割込信号を送出する。

割込信号が入力されたＣＰＵ６は第９図に示す割込処理
を実行する。すなわち、入力したステップパルス数をカ
ウントする計数値をＸとすると、割込信号が入力する度
に１だけ増加する。そして、増加後の計数値×が第７図
に示すＡステップ未満、又はＢステップ以上であれば、
ＲＯＭ１に記憶した該当ステップ数に対応するカウント
値（速度データ）を読出してラッチ回路７に設定し、Ａ
ステップ以上Ｂステップ未満の場合は所定の一定カウン
ト値をラッチ回路７に設定し、Ｃステップに達した場合
はモータを停止する。なお、一定速度に達したときは最
初に一定カウント値のデータをラッチ回路７に設定する
のみの場合もある。

［発明が解決しようとする問題点］しかしながら、上記のような構成であると、ステッピン
グモータ１０が１ステップパルス分回転する度にＣＰＵ
６に対して割込信号が入力し、ＣＰＵ６は割込信号が入
力する度に第９図に示した、データの読出し、ラッチ回
路７への設定を含む割込処理を実施する必要がある。こ
のようにステッピングモータ１０を１ステップパルス分
回転させる度に所定の割込処理を実施する装置において
は、加速時における回転速度を上昇するためにパルス間
隔を短く設定すると、ＣＰＵ６の割込処理に要する時間
がカウンタ８のカウントアツプ時間より長くなり、結果
的に速度を一定の許容限界値以上に設定できない問題が
生じる。したがって、全体のモータ回転駆動に要する時
間を短縮することは困難であった。

本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、記憶部に記憶された加速減
速時の各パルス間隔値をＤＭＡ制御部を介して順次デー
タバス上へ出力することによって、ＣＰＵに対する各ス
テップ毎の割込動作を行なわずにステッピングモータの
加速、低速。

減速制御を実施でき、モータの回転駆動に要する時間を
短縮できるとともに、ＣＰＵにおける余裕時間が増加す
ることによる同時実施の他処理の処理能率を向上できる
ステッピングモータの駆動装置を提供することにある。

［問題点を解決するための手段］本発明のステッピングモータの駆動装置においては、加
速時、一定速度時、減速時における各パルス間隔をアド
レス番号順に記憶する速度メモリ内のアドレス番号のう
ち加速時および減速時のパルス間隔が記憶されたアドレ
ス番号を示す変速フラグと、最終のパルス間隔が記憶さ
れたアドレス番号を示す終了フラグと、外部から入力さ
れたステップパルス数から減速時におけるパルス間隔数
を減算したステップパルス数をラッチするパルス数ラッ
チ回路と、速度メモリのパルス間隔をアドレス番号順に
順次データバスヘ出力するＤＭＡ制御部と、データバス
ヘ出力されたパルス間隔のアドレス番号に変速フラグが
設定されていた場合次のアドレス番号のパルス間隔を読
出すＤＭＡ要求信号をＤＭＡ御部部へ送出する第１の論
理回路と、データバスヘ送出されたパルス間隔をラッチ
するデータラッチ回路と、このデータラッチ回路にラッ
チされたパルス間隔を計時するデータカウンタと、この
データカウンタから計時終了する度に出力される駆動パ
ルスを受けてステッピングモータを回転駆動するモータ
駆動回路と、前記駆動パルス数を計数するパルス数カウ
ンタと、このパルス数カウンタの計数値がパルス数ラッ
チ回路にラッチされたパルス数に一致したときＤＭＡ要
求信号をＤＡＭ制御部へ送出するパルス数一致回路と、
データバスヘ出力されたパルス間隔のアドレス番号に最
終フラグが設定されていた場合ステッピングモータ駆動
停止の割込信号を出力する第２の論理回路とを備えたも
のである。

［作用コこのように構成されたステッピングモータの駆動装置で
あれば、外部から任意数のステップパルスが入力される
と、このステップパルス数から速度メモリの減速時にお
けるパルス間隔数を減算したステップ数がパルス数ラッ
チ回路にラッチされる。そして、ＤＭＡ制御部にて速度
メモリに記憶された各速度データを示す各パルス間隔が
データバスを介してデータラッチ回路にラッチされる。

そして、データラッチ回路にラッチされたパルス間隔は
データカウンタにて計時され、データカウンタの計数が
終了すると、モータ駆動回路へ駆動パルスが送出される
。その結果、ステッピングモータは１ステップ分回転す
る。このように速度メモリの各パルス間隔のデータに基
づき順次モータ駆動回路へ駆動パルスを送出していく。

そして、データバスに出力されたアドレス番号に変速フ
ラグが設定されなくなると、データカウンタには常に一
定値がセットされることななる。そして、モータ駆動回
路へ送出する駆動パルス数がパルス数ラッチ回路にラッ
チされているパルス数と一致すると、ＤＭＡ制御部は速
度メモリの減速時の各パルス間隔のデータをデータバス
を介してデータラッチ回路ヘラッチさせ始める。しかし
て、ステッピングモータは減速を開始する。そして、最
後にデータバスに出力されたアドレス番号に最終フラグ
が設定されていると、ステッピングモータの駆動停止の
割込み信号が出力され、ステッピングモータが停止する
。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のステッピングモータの駆動装置を示す
ブロック図である。図中２０はＣＰＵ（中央処理装置）
であり、このＣＰＵ２０はデータバス２１．アドレスバ
ス２２．制御バス２３を介して速度メモリや各種制御プ
ログラムを記憶したＲＯＭ２４．　このＲＯＭ２４から
転送した速度メモリ等の可変データを一時記憶するＲＡ
Ｍ２５゜ＣＰＵ２０を介さずにＲＡＭ２５に記憶された
前記速度メモリの各パルス間隔のカウント値を直接デー
タバス２１へ出力するＤＭＡ制御部２６等を制御する。

前記データバス２１には外部から人力したステップパル
ス数から後述する減速時のパルス間隔数を減算した値を
ラッチするパルス数う、。

子回路２７が接続され、このパルス数ラッチ回路２７の
出力信号は複数の排他的論理和ゲート等で構成されたパ
ルス数一致回路２８の一方の入力端子へ入力される。

また、前記データバス２１のり、信号は第２図の論理回
路としてのＤ型のフリ、ツブフロ１．ブ２９のＤ入力端
子へ入力され、Ｄ１信号は第１の論理回路としてのＤ型
のフリップフロップ３０のＤ入力端子へ入力される。ま
た、データバス２１のＤ２〜Ｄａヤ２信号は速度メモリ
の各パルス間隔（カウント値）がラッチされるデータラ
ッチ回路３１のデータ端子へ入力される。このデータラ
・ソチ回路３１にラッチされたパルス間隔のカウント値
はデータカウンタ３２へ設定される。

前記ＤＭＡ制御部２６はＤＭＡ要求端子ＲＥＱにＨレベ
ルのＤＭＡ要求信号が入力すると、ＣＰＵ２０に対して
ホールド要求信号を送出し、ＣＰＵ２０からはホールド
応答信号が返送される。そして、ＤＭＡ制御部２６から
出力されるｌ（Ｌ／　／＜　／ｌ／のＤＭＡ応答信号Ａ
ＣＫはアンドゲート３３の一方の入力端子を介して前記
データタッチ回路３１のロード端子へ入力されるととも
に各フリップフロップ２９．３０のトリガ端子Ｔへ入力
される。

さらに、ＤＭＡ応答信号ＡＣＫはＲ／Ｓフリップフロッ
プ３４のクリア端子へ人力される。フリ、。

ブフロップ３０のＱ出力端子の出力信号はＲ／Ｓフリッ
プフロップ３４のＱ出力端子の出力信号とともにアンド
ゲート３５を介してＤＭＡ制御部２６のＤＡＭ要求端子
ＲＥＱへ入力される。また、フリップフロップ２９のＱ
出力端子の出力信号はアンドゲート３６の一方の入力端
子を介してＣＰＵ２０の割込端子ＩＮＴへ割込信号とし
て人力される。

ＣＰＵ２０のＰ１出力ポートから出力されるパルス信号
はＲ／Ｓフリップフロップ３４のプリセット入力端子へ
入力されるとともにオアゲート３７を介してフリップフ
ロップ３０のプリセット入力端子へ入力される。また、
ＣＰＵ２０のＰ２出力ポートから出力されるゲート信号
はクロック発振器３８のゲート端子Ｇへ入力される。こ
のクロック発振器３８はゲート端子ＧにＨレベルのゲー
ト信号が印加期間中は所定周波数ＣＬＫのクロック信号
を前記データカウンタ３２のクロック端子へ送出する。

また、このデータカウンタ３２のロード端子にはＣＰＵ
２０のＰ３出力ボートから出力されたパルス信号がオア
ゲート３９を介して印加されている。このデータカウン
タ３２はロード端子にパスル信号が入力すると、デー・
クラッチ回路３１にラッチされたパルス間隔を示すカウ
ント値をレジスタに取込み、このカウント値をクロック
端子にクロック信号が入力する度に減算していき、カウ
ント値が０に達すると、ＣＹ出力端子から駆動パルスを
前記オアゲート３９の一方の入力端子を介して自己のロ
ード端子へ印加するとともに、オアゲート４０を介して
ステッピングモータ４１を回転駆動するモータ駆動回路
４２へ印加する。なお、このオアゲート４０の他方の入
力端子にはＣＰＵ２０のＰ４出力ポートから出力・され
たパルス信号が人力される。そして、オアゲート４０の
出力信号はモータ駆動回路４２へ入力するとともに、パ
ルス数カウンタ４３のクロック端子へ入力される。パル
ス数カウンタ４３の出力信号は前記パルス数一致回路２
Ｂの他方の入力端子へ入力される。また、パルス数カウ
ンタ４３の出力信号はステッピングモータ４１の実際の
回転位置を示す情報として外部へモニター信号として送
出される。パルス数一致回路２８はパルス数カウンタ４
３から送出されたパルス数がパルス数ラッチ回路２７か
ら送出されたパルス数と一致した時点で出力端子からＨ
レベルのパルス信号を前記オアゲート３７を介してフリ
ップフロップ３０のプリセット端子へ入力される。

また、外部から人力されたシステムリセット信号ＳＲは
ＣＰＵ２０．ＤＭＡ制御部２６のリセット端子へ人力す
るとともにＲ／Ｓフリップフロップ３４のクリア端子へ
入力される。

前記ＲＯＭ２４内には第２図に示す速度メモリ４４が形
成されている。この速度メモリ４４は第３図の速度制御
を具体化するためのデータを示す図である。すなわち、
第３図の横軸はモータ駆動回路４２へ印加される駆動パ
ルスのステップ数を示す。通常この数値がステッピング
モータ４１が移動させる物体の物理的位置を示すことに
なる。

Ｘはステッピングモータ４１の停止位置までのステップ
数である。縦軸は前記モータ駆動回路４２へ送出する駆
動パルスのパルス送出間隔、すなわちステッピングモー
タ４１の速度をクロック発振器３８から出力されるクロ
ック信号の周波数ＣＬＫのパルス比で示すものであり、
ＣＬＫ／３〜ＣＬＫ／８は、それぞれパルス比がＣＬＫ
の１／３〜１／８である。第３図においてはＣＬＫ／８
の低速から加速を５段階実施し、６段階目にＣＬＫ／３
になったところで、一定速度となり、（Ｘ−３）ステッ
プ目の位置で減速を開始して、３段階の減速を実施した
のち、位置Ｘで停止する。

第２図の速度メモリ４４の開始アドレス番号Ａ、からア
ドレス番号ＡＥ−ｒのビット２〜ｎ＋２には、８，７．
６，５．４の５段階の加速時のパルス間隔を示すカウン
ト値、３の一定速時のカウント値、および６，４．８の
減速時の３段階のカウント値が格納されている。また、
最終のアドレス番号ＡＥには２ｎ−１が格納されている
。そして、ビット１において、一定速度の３および最終
の停止時の２ｎ−１のアドレス番号以外には１の変速フ
ラグ４５が格納されている。さらに、最終のアドレス番
号Ａ、には１の最終フラグ４６が格納されている。

しかして、外部から任意数を有したステ・ツブ／くルス
が入力すると、前記ＣＰＵ２０は第５図の初期設定処−
理を実行する。すなわち、流れ図が開始されると、ＲＯ
Ｍ２４内の第２図の速度メモリ４４の各データをＲＡＭ
２５内に転送する。次にＤＭＡ制御部２６を初期化する
。そして、開始アドレス番号ＡｏをＤＭＡ開始アドレス
に設定するとともに、最終アドレス番号ＡｍをＤＭＡ終
了アドレスに設定する。次に人力したステ・ソブノ１ル
ス数から減速開始位置から１ステツプ減算した値を差引
いたステップ数をパルス数ラッチ回路２７へ設定する。

実施例においては（Ｘ−４）となる。

以上の処理が終了すると、Ｐ１出力ポートよりＨレベル
の１パルスを出力する。すると、フリ・ツブフロップ３
０およびＲ／Ｓフリップフロップ３４がセットされ、ア
ンドゲート３５からＨレベルのＤＭＡ要求信号がＤＭＡ
制御部２６へ印加される。ＤＭＡ制御部２６はＣＵＰ２
０にホールド要求信号を送出し、ＣＰＵ２０はホールド
応答信号をＤＭＡ制御部２６へ返送して、ＤＭＡ制御部
２６はＤＭＡ処理を開始する。すなわち、ＲＡＭ２５の
開始アドレス番号Ａ。を指定して読出信号ＲＤと書込信
号ＷＲおよびＤＭＡ応答信号ＡＣＫを送出する。すると
、アンドゲート３３が成立し、フリップフロップ２９．
３０のトリガ端子およびデータラッチ回路３１のロード
端子へパルス信号が人力される。すると、データバス２
１へ出力された第２図の速度メモリ４４の開始アドレス
Ａ。

のビット０．ビット１．ビット２〜ｎ＋２の各データ０
．１．８がセットされる。また、Ｒ／Ｓフリップフロッ
プ３４はクリアされる。その結果、Ｒ−Ｓフリップフロ
ップ３４のＱ出力端子の出力信号はＬレベルになり、Ｄ
ＭＡ制御部２６のＤＭＡ要求端子ＲＥＱはＬレベルとな
る。したがって、ＤＭＡ制御部２６はＣＰＵ２０へ送出
していたホールド信号を解除するので、ＣＰＵ２０は第
５図の流れ図の実行を再開する。

流れ図が再開されると、ＣＰＵ２０はＰ３出力ポートか
らＨレベルの１パルスを出力する。すると、このパルス
はオアゲート３９を介してデータカウンタ３２のロード
端子に入力するので、データラッチ回路３１にラッチさ
れたカウント値、すなわち速度メモリ４４の開始アドレ
スＡｏのパルス間隔に対応するカウント値８がデータカ
ウンタ３２のレジスタに初期設定される。

次に、ＣＰＵ２０はＰ１出力ポートより再び１パルス出
力する。すると、Ｒ／Ｓフリップフロップ３４．フリッ
プフロップ３０が再びプリセットされ、ＤＭＡ制御部２
６に再びＤＭＡ要求信号が入力される。するとＤＭＡ制
御部２６内の読出しアドレスは１だけ増加しているので
、速度メモリ４４の次のアドレス番号Ａ１のデータ０，
１．７がそれぞれフリップフロップ２９．３０．　デー
タラッチ回路３１ヘセツトされる。

次に、ＣＰＵ２０はＰ４出力ポートからＨレベルの１パ
ルスを送出する。すると、このパルスはオアゲート４０
を介してモータ駆動回路４２へ駆動パルスとして印加さ
れるので、ステッピングモータ４１は１ステップパルス
分だけ回転する。同時にパルス数カウンタ４３が１パル
スだけ増加する。

さらに、ＣＰＵ２０はＰ２出力ポートをＨレベルに変化
させると、この初期設定処理を終了する。

そして、以上の初期設定処理が終了すると、ＣＰＵ２０
のプログラム的介入なしに、第１図の各回路が動作し、
ステッピングモータ４１は速度メモリ４４の設定データ
に従って、加速、定速、減速動作を実施する。

すなわち、Ｐ２出力ポートがＨレベルになると、クロッ
ク発振器３８のゲート端子ＧがＨレベルになるので、こ
のクロック発振器３８は所定周波数ＣＬＫのクロック信
号をデータカウンタ３２へ入力する。すると、データカ
ウンタ３２はレジスタにセットされたカウント値を減算
カウントする。

そして、カウント値がＯに達した時点で、出力端子ＣＹ
から駆動パルスがオアゲート４０を介してモータ駆動回
路４２へ印加される。するとステッピングモータ４１は
１パルス分だけ回転する。同時にパルス数カウンタ４３
のカウント値が１だけ増加される。さらに駆動パルスは
オアゲート３９を介して自己のロード端子に入力される
ので、このデータカウンタ３２にはデータラッチ回路３
１から次のカウント値、すなわち速度メモリ４４のアド
レス番号Ａ１のパルス間隔に対応するカウント値７がセ
ットされると同時にクロック信号にて減算される。前記
駆動パルスはＲ／Ｓフリップフロップ３４のプリセット
端子へ入力されるので、このＲ／Ｓフリップフロップ３
４は成立し、ＤＭＡ制御部２６に次のＤＭＡ要求信号を
送出する。

なお、この駆動パルスはアンドゲート３６にも入力する
が、この時のフリップフロップ２９の出力信号はＬレベ
ルであるので、ＣＰＵ２０に割込信号が印加されること
はない。

以上のようにデータカウンタ３２は速度メモリ４４に設
定されたパルス間隔（カウント値）を順次セットし、減
算して、ステッピングモータ４１の回転速度を加速して
いく。そして、アドレス番号ＡがＡ５まで達すると、フ
リップフロップ３０に０が入力されるので、アンドゲー
ト３５はＲ／Ｓフリップフロップ３４の出力レベルにか
かわらず成立しない。したがって、次回からは駆動パル
スがデータカウンタ３２から出力されたとしても、ＤＭ
Ａ制御部２６は動作を行なわない。そして、この期間中
はデータラッチ回路３１にアドレス番号Ａ５の一定速に
対応するカウント値３がセットされたままであるので、
データカウンタ３２はこの一定速のカウント値をカウン
トアツプする度に駆動パルスをモータ駆動回路４２およ
びパルス数カウンタ４３へ送出する。しかして、ステッ
ピングモータ４１は一定速度で回転する。

そして、パルス数カウンタ４３のカウント値がパルス数
ラッチ回路２７のパルス数に一致すると、第３図におい
てステッピングモータ４１は減速開始位置（Ｘ−４）に
達したので、パルス数一致回路２８からフリップフロッ
プ３０のプリセット端子にパルスが送出される。すると
、アンドゲート３５は成立して、ＤＭＡ制御部２６にＤ
ＭＡ要求信号が印加される。そして、ＤＭＡ制御部２６
は速瓜メモリ４４の次のアドレス番号Ａ６の各データ０
，１．４をそれぞれフリップフロップ２９゜３０、デー
タラッチ回路３１にセットする。そして、それ以後ビッ
ト１には変速フラグ１がセットされているので、加速時
と同様に速度メモリ４４の各パルス間隔のカウント値が
順次データラッチ回路３１に設定される。したがって、
データカウンタ３２から出力される駆動パルスの送出間
隔は順次短くなる。そして、アドレス番号Ａが最終のア
ドレス番号Ａ邑２に達すると、フリップフロップ２９が
成立して、データカウンタ３２から駆動パルスが送出さ
れたタイミングでアンドゲート３６を介してＣＰＵ２０
の割込端子ＩＮＴにステッピングモータ駆動停止の割込
信号が人力される。

割込端子ＩＮＴに割込信号が入力された時点でＣＰＵ２
０は第６図の流れ図を実行する。すなわち、Ｐ２出力ポ
ートの出力レベルを元のＬレベルへ戻す。すると、クロ
ック発振器３８のゲート端子ＧがＬレベルに戻るので、
データカウンタ３２はカウント動作を停止し、駆動パル
スの出力は停止される。その結果、ステッピングモータ
４１は回転停止する。

なお、この際、第６図の流れ図を実施するには実行時間
が必要となり、この実行時間中にデータカウンタ３２が
カウント値の計数を終了してしまうと、モータ駆動回路
４２に駆動パルスが１個余分に印加される。この事態を
避けるためにデータラッチ回路３１およびデータカウン
タ３２の桁数をｎとすると、このデータラッチ回路３１
およびデータカウンタ３２にセットできる最大値（２−
１）が設定される。したがって、この最大値のカウント
ダウンが終了する以前に必ず第６図の処理を終了させる
ことが可能である。

なお、第４図は前述したＣＰＵ２０の各出力ポートＰＩ
、Ｐ２．Ｐ３．Ｐ４の出力状態、ＤＭＡ制御部２６のＤ
ＭＡ要求信号ＲＥＱの発生タイミングおよびＣＰＵ２０
に対する割込信号の発生タイミングを示すタイムチャー
トである。

このように構成されたステッピングモータの駆動装置で
あれば、ＣＰＵ２０はステッピングモータ４１の回転開
始時に第５図に示した初期設定処理を実施するのみで、
ステッピングモータ４１が加速、一定速、減速動作を実
行する。そして、ＣＰＵ２０は割込信号が入力した時点
で第６図に示すステッピングモータの停止処理をするの
みでよい。

したがって、ステッピングモータ４１のモータ駆動回路
４２に印加する駆動パルス（ステップパルス）毎にＣＰ
Ｕ２０に対して割込信号を送出することなしに、ステッ
ピングモータ４１の加速。

定速、減速制御を実施できる。その結果、速度メモリ４
４に設定する回転速度を示すパルス間隔に対応したカウ
ント値を、ＣＰＵ２０の処理速度に関係なく小さく設定
することが可能であるので、ステッピングモータ４１の
加速、減速に要する時間を短縮でき、全体のモータ回転
駆動に要する時間を短縮することができる。

また、ＣＰＵ２０の処理量が大幅に低減されるので、そ
の間に他の処理を実施できる。例えば印字装置等にねい
ては外部から入力した文字コードに対応する文字パター
ンをキャラクタジェネレータから読出し、編集する処理
等を実施できる。

［発明の効果コ以上説明したように本発明によれば、記憶部に記憶され
た加速減速時の各パルス間隔値をＤＭＡ制御部を介して
順次データバス上へ出力するようにしている。したがっ
て、ＣＰＵに対する各ステップ毎の割込動作を行なわず
にステッピングモータの加速、低速、減速制御を実施で
き、モータの回転駆動に要する時間を短縮できるととも
に、ＣＰＵにおける余裕時間が増加することによる同時
実施の他処理の処理能率を向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるステッピングモータ
の駆動装置を示すブロック図、第２図は同実施例の速度
メモリを示す図、第３図は同実施例のステッピングモー
タの速度制御を示す図、第４図は同実施例の動作を示す
タイムチャート、第５図および第６図は同実施例の動作
を示す流れ図、第７図は従来装置のステッピングモータ
の速度制御を示す図、第８図は従来装置を示すブロック
図、第９図は同従来装置の動作を示す流れ図である。２０・・・ＣＰＵ、２１・・・データバス、２２・・・
アドレスバス、２４・・・ＲＯＭ、２５・・・ＲＡＭ、
２６・・・ＤＭＡ制御部、２７・・・パルス数ラッチ回
路、２８・・・ハルスｆｉ一致回路、２９・・・フリッ
プフロップ（第２の論理回路）、３０・・・フリップフ
ロップ（第１の論理回路）、３１・・・データラッチ回
路、３２・・・データカウンタ、３４・・・Ｒ／Ｓフリ
ップフロップ、３８・・・クロック発振器、４１・・・
ステッピングモータ、４２・・・モータ駆動回路、４３
・・・パルス数カウンタ、４４・・・速度メモリ、４５
・・・変速フラグ、４５・・・終了フラグ。出願人代理人　弁理士　鈴江武彦へ憾ｌ１１５図第９図手続補正書１．事件の表示特願昭６０−２５９４３２号２、発明の名称ステッピングモータの駆動装置３、補正をする者事件との関係　特許出願人（３５６）東京電気株式会社４、代理人東京都港区虎ノ門１丁目２６番５号　第１７森ビル７、
補正の内容（１）　　特許請求の範囲を別紙の通り訂正する。（２）明細書第７頁第２行目「低速」を「定速」と訂正
する。（３］　　明細書第８頁第３行目ｒＤＭＡＩ！ＩＩ部部
」をｒＤＭＡ制一部」と訂正する。＋４１　　明細書第７頁第１３行目ｒＤＡＭＪをｒＤＭ
Ａ」と訂正する。（５）　　明細書第１２頁第２行目「データタッチ」を
「データラッチ」と訂正する。（６）明細書第１２頁第１０行目［ＤＡＭＪをｒＤＭＡ
Ｊと訂正する。（７）　　明細書第１６頁第１７目「ステップパルス」
を「ステップパルス」と訂正する。ｆ８）　　明１ｉ／Ａ書第１７頁第６行目ｒｃＵＰＪを
ｒｃＰＬＩＪと訂正する。 ■）　明１１１ｉ！第２１頁第１６行目「パルス数」を
「パルス数」と訂正する。（１０）　　明細書第２３頁第１２行目「駆動パルスｊ
を「駆動パルス」と訂正する。（１１）　　明細書第２６頁第１０行目「バス、２４」
を［バス、２３・・・制御バス、２４」と訂正する。２、特許請求の範囲加速時にステッピングモータに印加するステップパルス
信号のパルス送出間隔を順次減少し、所定速度に達した
後前記パルス送出間隔を一定１直に帷持し、減速時に前
記パルス送出間隔を順次増加することによって、外部か
ら入力したステップパルス数分だけ前記ステッピングモ
ータを回転駆動するステッピングモータの駆動装置にお
いて、前記加速時における各パルス間隔、一定速度時に
おけるパルス間隔および減速時における各パルス間隔を
アドレス番号順に記憶する速度メモリと、この速度メモ
リ内の前記アドレス番号のうち前記加速時および減速時
のパルス間隔が記憶されたアドレス番号を示す変速フラ
グと、前記速度メモリ内のアドレス番号のうち最終のパ
ルス間隔が記憶されたアドレス番号を示す終了フラグと
、前記外部から入力されたステップパルス数から前記速
度メモリの減速時におけるパルス間隔数を減算したステ
ップパルス数をラッチするパルス数ラッチ回路と、前記
速度メモリのパルス間隔を前記アドレス番号順に順次デ
ータバスヘ出ノ〕するＤＭＡ制御部と、肋記データバス
ヘ出力されたパルス間隔のアドレス番号に前記変速フラ
グが設定されていた場合次のアドレス番号のパルス間隔
を読出すＤＭＡ要求信号を前記ＤＭＡ制御部部へ送出す
る第１の論理回路と、前記データバスヘ送出されたパル
ス間隔をラッチするデータラッチ回路と、このデータラ
ッチ回路にラッチされたパルス間隔を計時するデー槍チ
ンタと、このデータカウンタから計時終了する度に出力
される駆動パルスを受けて前記ステッピングモータを回
転駆動するモータ駆動回路と、前記駆動パルス数を計数
するパルス数カウンタと、このパルス数カウンタの計数
値が前記パルス数ラッチ回路にラッチされたパルス数に
一致したとき前記ＤＭＡ要求信号を前記Ｄ〜Ｌハ、制御
部へ送出するパルス数一致回路と、前記データバスヘ出
力されたパルス間隔のアドレス番号に前記最終フラグが
設定されていた場合ステッピングモータ駆動停止の割込
信号を出力する第２の論理回路とを備えたことを特徴と
するステッピングモータの駆動装置。

Claims

【特許請求の範囲】

　加速時にステッピングモータに印加するステップパル
ス信号のパルス送出間隔を順次減少し、所定速度に達し
た後前記パルス送出間隔を一定値に維持し、減速時に前
記パルス送出間隔を順次増加することによって、外部か
ら入力したステップパルス数分だけ前記ステッピングモ
ータを回転駆動するステッピングモータの駆動装置にお
いて、前記加速時における各パルス間隔，一定速度時に
おけるパルス間隔および減速時における各パルス間隔を
アドレス番号順に記憶する速度メモリと、この速度メモ
リ内の前記アドレス番号のうち前記加速時および減速時
のパルス間隔が記憶されたアドレス番号を示す変速フラ
グと、前記速度メモリ内のアドレス番号のうち最終のパ
ルス間隔が記憶されたアドレス番号を示す終了フラグと
、前記外部から入力されたステップパルス数から前記速
度メモリの減速時におけるパルス間隔数を減算したステ
ップパルス数をラッチするパルス数ラッチ回路と、前記
速度メモリのパルス間隔を前記アドレス番号順に順次デ
ータバスヘ出力するＤＭＡ制御部と、前記データバスヘ
出力されたパルス間隔のアドレス番号に前記変速フラグ
が設定されていた場合次のアドレス番号のパルス間隔を
読出すＤＭＡ要求信号を前記ＤＭＡ御部部へ送出する第
１の論理回路と、前記データバスヘ送出されたパルス間
隔をラッチするデータラッチ回路と、このデータラッチ
回路にラッチされたパルス間隔を計時するデータカウン
タと、このデータカウンタから計時終了する度に出力さ
れる駆動パルスを受けて前記ステッピングモータを回転
駆動するモータ駆動回路と、前記駆動パルス数を計数す
るパルス数カウンタと、このパルス数カウンタの計数値
が前記パルス数ラッチ回路にラッチされたパルス数に一
致したとき前記ＤＭＡ要求信号を前記ＤＡＭ制御部へ送
出するパルス数一致回路と、前記データバスヘ出力され
たパルス間隔のアドレス番号に前記最終フラグが設定さ
れていた場合ステッピングモータ駆動停止の割込信号を
出力する第２の論理回路とを備えたことを特徴とするス
テッピングモータの駆動装置。