JPS6148360B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルプロツタ等のステツプモー
タ駆動用のパルスの時間制御に関する。

ステツプモータ駆動用のパルスはあるいは時間
間隔以下で発生してはいけないとする制約があ
る。例えばデイジタルプロツタにおいて複雑な作
図を行う場合、作図の方向を決めるために、１パ
ルスまたは数パルスを送つてはフアームウエアま
たはソフトウエアでプロツタで限定されている基
本方向への分割処理を行う。

すなわち第１図で示した中央処理装置１００で
分割処理された方向を示す情報はインタフエース
１０１を介して制御部４のデコーダ４１に供給さ
れ解読される。デイジタルプロツタにおける方向
成分はＸ軸に対し正負の両方向をＹ軸に対し正負
の両方向をもつて示される。したがつて、この４
つのそれぞれの方向成分は専用線４１０でステツ
プモータのドライバ２００へ供給される。この供
給のタイミングはステツプモータ用のパルスSPO
により調整される。このパルスSPOは、従来、フ
アームウエアまたはソフトウエアで処理時間の終
了後すなわちEND信号の供給後パルス発生スタ
ート信号を送り、パルス時間間隔をカウンタ等を
用いて計算していたために、フアームウエアまた
はソフトウエアでの処理時間が最低保証されたパ
ルス間隔を越えた場合、そこからさらに最低保証
された時間経過した後出力パルスを供給したた
め、加えられた最低保証された時間分だけ無駄と
なり、複雑な作図を行う場合は、プロツタの性能
を生かせない欠点があつた。

本発明の目的はパルス発生間隔の時間がソフト
ウエアまたはフアームウエアの処理時間も含めた
状態で、最低決められたパルス間隔を保証し、か
つデイジタルプロツタ等の装置自身の性能を生か
すようなプロツタのステツプモータ用パルス発生
制御回路を提供するものである。

本発明はカウントパルスを発生するカウンタパ
ルス発生手段と、上位装置からのスタート要求に
応じて計数動作を開始し前記カウンタパルス発生
手段から供給されたカウンタパルスの予め定めら
れた個数を計数する毎に出力される駆動用パルス
を上位装置から指示された個数ステツプモータ用
駆動部に供給する計数手段（例えば本実施例の
ANDゲート１３とカウンタ１と０検知回路１４
とワンシヨツト回路３）と、この計数手段から前
記指示された個数の駆動用パルスを供給し終えた
場合であつて次のスタート要求が供給されない場
合はこのスタート要求が供給されるまで前記カウ
ンタパルスの供給を抑止するカウンタパルス供給
抑止手段（例えば本実施例のフリツプフロツプ２
とNANDゲート１１，１２）とを含み、このカウ
ンタパルス供給抑止手段により抑止された時間だ
け前記駆動用パルスの供給される時点を延長する
ことを特徴とするステツプモータ用駆動パルス発
生制御装置を供給する。

すなわち、デイジタルプロツタのような作図の
方向等の計算のため、または他の周辺装置の処理
のためにソフトウエアまたはフアームウエアの処
理時間がかかつても最低決められているパルスの
時間間隔内にステツプモータ起動要求が来た場合
は、最低決められたパルスの時間間隔を保証し、
また、最低決められているパルスの時間間隔内に
ステツプモータ起動要求が来ない場合は来た時点
でパルスを発生することになる。

次に本発明の一実施例について図面を参照して
説明する。第１図を参照すると、参照番号１はカ
ウントダウン動作を行うカウンタ、参照番号２は
ステツプモータ起動要求がくるまでの待ち時間を
決めるフリツプフロツプ、参照番号１４はカウン
タ１の内容が０になると出力パルス制御信号２１
（高レベル電位）を発生する検出回路、参照番号
１１はクロツクパルス発生器CPからのクロツク
パルスの禁止ゲート、参照番号３は出力パルス制
御信号２１がオン（高レベル電位）のときに禁止
ゲート１１からカウントパルスTPが来ると一定
パルス巾の２つのパルスSP０およびSP１を発生
するワンシヨツト回路、参照番号１２は禁止ゲー
ト１１に与えられる前記クロツクパルスを有効に
するかどうか（ゲート１１を通過させるか否か）
の信号を発生する禁止ゲートであり有効にすると
きにクロツク有効信号２２（高レベル電位）を発
生する。参照番号１３はワンシヨツト回路３から
発生するカウンタ１へのタイミングパルスSP１
に応答して初期値ｍをカウンタ１にセツトさせる
禁止ゲートである。さらに、参照番号４はカウン
タ１にセツトするｍの値を決めるとともにフリツ
プフロツプ２をセツトするためにスタート信号
STを送るかまたはリセツトするためにEND信号
を送る制御回路である。参照番号１０１は上位装
置１００と制御回路４とを結ぶインタフエースで
ある。回路３からのパルスSP０はステツプモー
タ用の駆動パルスで、パルスSP１はカウンタ１
へのタイミングパルスである。

制御回路４は、ワンシヨツト回路３からの駆動
パルスSP０を受信する毎に内容が１だけ減じら
れる制御用カウンタCC（図示せず）を有し、こ
の制御用カウンタCCの内容が０になつたとき
END信号をフリツプフロツプ２のリセツト端子
Ｒに送る。

今、最初に、カウンタ１の内容が０にセツトさ
れ、フリツプフロツプ２がリセツトされていると
する。フリツプフロツプ２がリセツトされている
ためその出力Ｆは高レベル電位であり、カウンタ
１の内容が０であるため検出回路１４が制御信号
２１を出力しているので、禁止ゲート１２からは
有効信号２２が出力されず、この結果、クロツク
パルスCPは禁止ゲート１１に抑えられてカウン
タ１とワンシヨツト回路３に伝達されないために
ワンシヨツト回路３は駆動パルスSP０およびタ
イミングパルスSP１を発生しない。このような
状態のときに、１発だけ駆動パルスSP０を発生
させるパルス発生要求および初期値ｍが上位装置
１００からインタフエース１０１を介して制御回
路４に与えられると、回路４はカウンタCCの内
容を１にセツトしｍを内部レジスタ（図示せず）
にセツトするとともにスタート信号STをフリツ
プフロツプのセツト端子に与える。この結果、フ
リツプフロツプの出力Ｆは低レベル電位となるた
めゲート１２からは有効信号２２が出力され、１
つのクロツクパルスCPがゲート１１を介してカ
ウントパルスTPとして回路３およびカウンタ１
に供給される。このとき、回路１４からは制御信
号２１が出力されているため回路３は駆動パルス
SP０およびタイミングパルスSP１を発生する。
この駆動パルスSP０に応答してカウンタCCの内
容が１だけ減じられこの内容が０になるため、回
路４はフリツプフロツプ２のリセツト端子Ｒおよ
び上位装置１００にEND信号を供給し、フリツ
プフロツプ２がリセツトされてその出力Ｆは高レ
ベル電位となる。また、タイミングパルスSP１
に応答してカウンタ１には初期値ｍがセツトされ
る。この結果、回路１４からの制御信号２１の出
力が停止するためゲート１２は有効信号２２を継
続して出力する。このため、カウンタ１は、ゲー
ト１１からのカウントパルスに応答して、その計
算値が０になるまで順々にｍ―１、ｍ―２、…
…、０とカウントダウンして行く。やがてカウン
タ１の内容が０になると検出回路１４から制御信
号２１が出力され、このとき、フリツプフロツプ
２の出力Ｆは高レベル電位であるため禁止ゲート
１２から有効信号２２が発生せず、この結果、カ
ウントパルスTPの供給は停止する。

ここでは、カウンタCCにセツトされる値が１
の場合について詳細に説明したが、カウンタCC
に１以上の値ｎをセツトした場合には、パルス
SP０の供給される毎に回路４は初期値ｍをカウ
ンタ１にセツトするとともにカウンタCCの内容
を１だけ減じる。この動作をｎ回繰返すことによ
りｎ個のパルスSP０を出力する。

このようにして、あるパルス発生要求に基づく
END信号発生後に次のパルス発生要求が上位装
置１００から与えられた場合には、上述の動作が
実行される。

一方、あるパルス発生要求に基づくEND信号
発生直後のカウンタ１のカウント動作実行中に次
のパルス発生要求が上位装置１００から与えられ
た場合を次に説明する。回路４においては、この
次のパルス発生要求に含まれる情報によりカウン
タCCの内容および初期値ｍがセツトされ、END
信号によりリセツトされていたフリツプフロツプ
２をセツトするためにスタート信号STを発生す
る。このあと、カウンタ１の内容が０になり、検
出回路４から制御信号２１が出力されたとき、フ
リツプフロツプ２はセツトされているためゲート
１２からは有効信号２２が出力され続け、この結
果、回路３からはパルスSP０およびSP１が出力
される。このパルスSP０に応答してカウンタCC
の内容が１だけ減じられるとともに内部レジスタ
にセツトされた初期値ｍがゲート１３を介してカ
ウンタ１にセツトされる。以後は、前述の動作を
繰返す。

すなわち、カウントパルスTPの周期をＴとす
ると、END信号発生直後のカウンタ１のカウン
ト動作実行中に制御回路４からのスタート信号
STが常時来る場合には、パルスSP０およびSP１
の周期は（ｍ＋１）Ｔとなる。また、カウンタ１
のカウント動作が終了してからt₀時間後に制御回
路４からスタート信号STが来る場合にはパルス
SP０およびパルスSP１の周期は（ｍ＋１）Ｔ＋
t₀となる。

通常、デイジタルプロツタにおいては、END
信号が出力されてからインターフエース１０１を
介してこの状態が上位装置１００に送られた後、
上位装置１００で例えば駆動パルスの個数等を演
算して処理する動作が開始されることになる。こ
の結果、フリツプフロツプ２の出力Ｆがリセツト
されている期間が上位装置１００での演算時間を
意味する。

なお、本実施例では、出力パルス発生回路であ
るワンシヨツト回路３にセツトするタイミングを
カウントパルスTPで行なつていたが、これに限
らず例えば０を検出する回路１４からの検出信号
における立ち下りを微分してパルスを発生し、こ
のパルスをそのタイミング信号としてワンシヨツ
ト回路３に供給してもよい。

第２図は従来回路および本実施例の動作を説明
するためのタイムチヤートである。

この例では、初期値ｍを５に固定し、上位装置
１００からの第１〜第３番目のパルス発生要求に
より要求されるパルス発生個数（カウンタCCに
セツトされる）をそれぞれ３個、１個および２個
とする。さらに、第２図中のＡ点はカウンタ１が
０になるまでにスタート信号が来た場合で、Ｂ点
はカウンタ１が０になつてから来た場合を示して
いる。また、実線は本実施例の動作を示し、破線
は従来回路の動作を示す。ここで、従来回路は、
第１図において、ゲート１２および信号２２を除
去し、フリツプフロツプ２の出力Ｆを反転してゲ
ート１１に入力する以外は本実施例と同様の構成
を有する。第２図において、本実施例と従来回路
とは、駆動パルスSP０のうち参照符号Ｏ，Ｐ，
Ｑで示されるパルスSP０までは差異はない。本
実施例では、前記第１番目のパルス発生要求で指
定された３個のパルスのうちの最後のパルスSP
０すなわちＱのパルスSP０に応答してカウンタ
１にセツトされた初期値５は次のスタート信号
STの有無にかかわらずカウントパルスTPに応答
して０になるまで減じられる。しかしながら、従
来回路においては、次のスタート信号が供給され
るまで初期値は５のまま保持される。したがつ
て、スタート信号STが供給されてから１発目の
パルスSP０（第２図のR′）が出力されるまでに
は必ず５つのカウントパルスTPのカウンタ１に
よるカウント動作が実行されるため、本実施例に
比べてスタート信号が供給されてから１発目の駆
動パルスSP０が出力されるまでの時間が長くな
ることは明らかである。

以上、本発明には、ステツプモータへの回転指
示の高速化を達成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を実線で、従来技術
の一例の一部を点線で示した論理回路図、第２図
は第１図で示した動作のタイムチヤトである。 １……カウンタ、２……フリツプフロツプ、３
……ワンシヨツト回路、４……制御回路、１１，
１２，１３……禁止ゲート、１４……ゼロ検出回
路、２１，２２……制御信号、１０１……インタ
フエース。

Claims (1)

1. 【特許請求の範囲】 １ 複数のカウンタパルスを発生するカウンタパ
   ルス発生手段と、 前記カウンタパルスを計数し計数値が予め定め
   た第１の値に達したとき一致信号を出力する計数
   手段と、 前記一致信号が出力されている期間中は前記カ
   ウンタパルスに同期して駆動用パルスを出力する
   駆動パルス発生手段と、 上位装置から与えられる値を初期値として前記
   計数に前記駆動用パルスに応答して設定するとと
   もに前記駆動用パルスが前記上位装置から指定さ
   れた数だけ発生したことを検出したとき終了信号
   を出力する制御手段と、 前記終了信号に応答し指示信号を出力し前記上
   位装置から与えられる開始要求信号に応答して該
   指示信号の出力を停止する指示手段と、 前記指示信号および前記一致信号が出力されて
   いる期間中は前記カウンタパルスの前記計数手段
   および前記駆動パルス発生手段への供給を抑止す
   る抑止手段とから構成したことを特徴とするステ
   ツプモータ用駆動パルス発生制御装置。