JPS6194357A - プログラム可能な半導体装置及びその使用方法 - Google Patents
プログラム可能な半導体装置及びその使用方法Info
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- JPS6194357A JPS6194357A JP60214391A JP21439185A JPS6194357A JP S6194357 A JPS6194357 A JP S6194357A JP 60214391 A JP60214391 A JP 60214391A JP 21439185 A JP21439185 A JP 21439185A JP S6194357 A JPS6194357 A JP S6194357A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は新規タイプのグログ２マプル半導体デバイスと
、該デバイスを用いるプログラマブル回路機構及びプロ
グラミング法とに係る。
、該デバイスを用いるプログラマブル回路機構及びプロ
グラミング法とに係る。
発明の背景
グログ２マプル半導体回路は重要な電子コンポーネント
を構成する。この種の回路は櫨々の潜在的使用の九めに
規模を大幅に縮小しながら大量に製造し得、次いでプロ
グラミング【よ）所定の用途【応じて個々に形成し得る
。このようなプログラム可能回路には例えば通常ビーロ
ム（ＦＲＯＭ）と称するプログラマブルリードオンリー
メモリ、並びにゲートアレイ及びグログ２マプル論理ア
Ｖイの如きプログラマブル論理回路がある。
を構成する。この種の回路は櫨々の潜在的使用の九めに
規模を大幅に縮小しながら大量に製造し得、次いでプロ
グラミング【よ）所定の用途【応じて個々に形成し得る
。このようなプログラム可能回路には例えば通常ビーロ
ム（ＦＲＯＭ）と称するプログラマブルリードオンリー
メモリ、並びにゲートアレイ及びグログ２マプル論理ア
Ｖイの如きプログラマブル論理回路がある。
ＦＲＯＭは数ビットの情報を記憶すべくメモリセルな選
択的にプログラムできるようなメモリデバイスである。
択的にプログラムできるようなメモリデバイスである。
これらプログラマブルリードオンリーメモリでは、情報
は一度記憶されるとそれ以上の電力を必要とせずに保持
される。これが標準的ランダムアクセスメモリ（ＲＡＭ
）、即ち一般に１力が除去されると記憶した情報も消失
するようなメモリと異なる点である。ＦＲＯＭはデジタ
ル信号変換からプ四グランングコンピュータまで極めて
多様な用途を持つ主要デジタル電子コンポーネントであ
る。
は一度記憶されるとそれ以上の電力を必要とせずに保持
される。これが標準的ランダムアクセスメモリ（ＲＡＭ
）、即ち一般に１力が除去されると記憶した情報も消失
するようなメモリと異なる点である。ＦＲＯＭはデジタ
ル信号変換からプ四グランングコンピュータまで極めて
多様な用途を持つ主要デジタル電子コンポーネントであ
る。
プログラマブル論理デバイスには幾つかの種類がある。
１つはゲートアレイと称するものであり、複数の論理ゲ
ートを持つ集積回路を含み、プログツム可能手段がこれ
らゲートを選択的に相互接続して所望の組合わせの結線
論理を形成する。別タイプのプログラマブル論理デバイ
スとしてはプログラマブル論理アレイ即ちＰＬＡが挙げ
られる。
ートを持つ集積回路を含み、プログツム可能手段がこれ
らゲートを選択的に相互接続して所望の組合わせの結線
論理を形成する。別タイプのプログラマブル論理デバイ
スとしてはプログラマブル論理アレイ即ちＰＬＡが挙げ
られる。
丙λは通常２つの接続された交差回線マトリクスからな
る。第１マトリクスは一般にλ即平面と呼ばれ、最小項
（ｍｌｉｔａｒｍ）と称する一組の出力線と交差する一
組の入力線を有する。最小項線の各々はそれに入力を与
えるべくグログツムされ次入力線のバイナリプロダクト
（ｊ！Ｉ７ち論理積値）に等しい論理値を有する。これ
ら最小項線はＯＲ平面への入力として与えられ、この平
面上で最大環（ｍａｘｔａｒｍ）と称するＯＲ平面の出
力を構成する一組の線と交差する。最大項線の各々の論
理値はそれに入力を与えるべくプログラムされた最小項
のバイナリサム（即ち論理和値）に等しい。ＰＬＡは通
常論理変数のみならずこれらの逆数をも入力として受容
するため、ｒλの出力はλ冊及びＯＲ関数のみならずＮ
ＯＲ，ＮＡＮＤ及びＸＯＲ関数をも表わし得る。更に、
ＰＬＡの入力及び出力の２ツチ／グ及びクロッキングを
行ない、且つＰＬＡの選択した出力をＰＬＡの選択し九
人力だ接続すれば、ＰＬＡ、に与えられる入力に応じて
複雑な一連の論理状態を循環的に示し得るステートマシ
ンを形成し得る。
る。第１マトリクスは一般にλ即平面と呼ばれ、最小項
（ｍｌｉｔａｒｍ）と称する一組の出力線と交差する一
組の入力線を有する。最小項線の各々はそれに入力を与
えるべくグログツムされ次入力線のバイナリプロダクト
（ｊ！Ｉ７ち論理積値）に等しい論理値を有する。これ
ら最小項線はＯＲ平面への入力として与えられ、この平
面上で最大環（ｍａｘｔａｒｍ）と称するＯＲ平面の出
力を構成する一組の線と交差する。最大項線の各々の論
理値はそれに入力を与えるべくプログラムされた最小項
のバイナリサム（即ち論理和値）に等しい。ＰＬＡは通
常論理変数のみならずこれらの逆数をも入力として受容
するため、ｒλの出力はλ冊及びＯＲ関数のみならずＮ
ＯＲ，ＮＡＮＤ及びＸＯＲ関数をも表わし得る。更に、
ＰＬＡの入力及び出力の２ツチ／グ及びクロッキングを
行ない、且つＰＬＡの選択した出力をＰＬＡの選択し九
人力だ接続すれば、ＰＬＡ、に与えられる入力に応じて
複雑な一連の論理状態を循環的に示し得るステートマシ
ンを形成し得る。
ＰＬＡは簡単表論理の実行からコンピュータの内部回路
機構の駆動まで多くの用途を持つ強力な論理デバイスを
＃Ｉ或し得る。
機構の駆動まで多くの用途を持つ強力な論理デバイスを
＃Ｉ或し得る。
以上の説明から明らかなようにＦＲＯＭ及びＰＩａの如
きプログラマブルデバイスはデジタル論理構想において
多くの用途を有する。従ってこの種のデバイスの大きさ
或いはコストを小さくし、又は性能を向上させるような
改良は如何なるものも電子技術にとって極めて有用であ
る。
きプログラマブルデバイスはデジタル論理構想において
多くの用途を有する。従ってこの種のデバイスの大きさ
或いはコストを小さくし、又は性能を向上させるような
改良は如何なるものも電子技術にとって極めて有用であ
る。
本出願の譲受人はアンチヒユーズ（ａｎｔｉｆｕｔｅｓ
）をプログラマブル回路素子として用いるプログラマブ
ルデバイスを先に開発した。前記アンチヒユーズは、グ
ログ２ミング電圧及び１４を加えると比較的無秩序な高
祇抗状態から比較的秩序のある、即ちよシ結晶に近い低
抵抗状態に変化する相変化性材料部分を有する。このよ
うなアンチヒユーズとこれらを用いるグログ−ｙＹプル
アレイとはスコツト、エッチ・ホルムバーブ（Ｓｅｏｔ
ｔ Ｈ，Ｉ（ｏｌｍｂｅｒｇ）及びリチャード、ニー・
７ラスク（Ｒ１ｃｈａｒｄ人。
）をプログラマブル回路素子として用いるプログラマブ
ルデバイスを先に開発した。前記アンチヒユーズは、グ
ログ２ミング電圧及び１４を加えると比較的無秩序な高
祇抗状態から比較的秩序のある、即ちよシ結晶に近い低
抵抗状態に変化する相変化性材料部分を有する。このよ
うなアンチヒユーズとこれらを用いるグログ−ｙＹプル
アレイとはスコツト、エッチ・ホルムバーブ（Ｓｅｏｔ
ｔ Ｈ，Ｉ（ｏｌｍｂｅｒｇ）及びリチャード、ニー・
７ラスク（Ｒ１ｃｈａｒｄ人。
Ｆｌａｍｃｋ） 名義で１９８０年１０月２８日に出
願された米国特許出願第２０１，５９４号［プログラマ
ブル電子アレイで使用されるプログラマブルセル（人ｐ
ｒＯ−ｇｒａｍｍａｂｌ＊ Ｃ＠ｌｌ ｆｏｒ ｕｓｅ
ｉｎ ＰｒｏｇｒａｍｍａｂｌｅＦＪｌｅｃｔｒｏｎ
ｌｅ Ａｒｒａｙｓ）Ｊ （１９８４年９月１８日発行
の対応英国特許第２．０６５，９７２号参照）と、同一
発明者の名義で１９８５年２月１２日に授与された米国
特許第４，４９９，５５７号「グコグクマプ、Ｉ！／７
４子アンイで使用される改良プログラマブルセル（λｎ
Ｉｍｐｒｏｖｅｄ Ｐｒｏｇｒａｍｍａｂｌ＠ Ｃａ
Ｉ２ ｆｏｒ Ｕｓｅ ＩｎＰｒｏｇｒａｍｎ
＋ａｂｌ＠ｇｌ＊ｃｔｒｏｎｌｃ入ｒ、ｒａ４） Ｊ
とに詳述されている。これらはいずれも参考として本明
細書に包含される。
願された米国特許出願第２０１，５９４号［プログラマ
ブル電子アレイで使用されるプログラマブルセル（人ｐ
ｒＯ−ｇｒａｍｍａｂｌ＊ Ｃ＠ｌｌ ｆｏｒ ｕｓｅ
ｉｎ ＰｒｏｇｒａｍｍａｂｌｅＦＪｌｅｃｔｒｏｎ
ｌｅ Ａｒｒａｙｓ）Ｊ （１９８４年９月１８日発行
の対応英国特許第２．０６５，９７２号参照）と、同一
発明者の名義で１９８５年２月１２日に授与された米国
特許第４，４９９，５５７号「グコグクマプ、Ｉ！／７
４子アンイで使用される改良プログラマブルセル（λｎ
Ｉｍｐｒｏｖｅｄ Ｐｒｏｇｒａｍｍａｂｌ＠ Ｃａ
Ｉ２ ｆｏｒ Ｕｓｅ ＩｎＰｒｏｇｒａｍｎ
＋ａｂｌ＠ｇｌ＊ｃｔｒｏｎｌｃ入ｒ、ｒａ４） Ｊ
とに詳述されている。これらはいずれも参考として本明
細書に包含される。
本出願の譲受人はまた、夫々１９８３竿１月１８日及び
１９８３年１２月５日に出願された米国特許出願第４５
８，９１９号及び第５５８，２１６号でグログ２マプル
回路を開示した。これら出願の名義はいずれもロバート
、アー〃・ジョンソン（Ｒｏｂｅｒｔ Ｒ。
１９８３年１２月５日に出願された米国特許出願第４５
８，９１９号及び第５５８，２１６号でグログ２マプル
回路を開示した。これら出願の名義はいずれもロバート
、アー〃・ジョンソン（Ｒｏｂｅｒｔ Ｒ。
Ｊｏｈｎｓｏｎ）であり、名称は［１１Ｌ子マトリクス
アレイ及びその製法（Ｅｌｓｅｔｒｏｎｉｅ Ｍａｔｒ
ｌｘ Ａｒｒａｙａｎｄ Ｍ＠ｔｈｏｄ ｆｏｒ Ｍａ
ｋｉｎｇ ｔｈ＠ｇａｍｅ）Ｊである（夫々の対応欧州
特許公開第０１１７０４５号及び第０１４４６０４号参
照）。本明細書に参考として包含されるこれら２つの出
願くけ、互が全体的に平行する複数の線からなる第４線
グループと、これと交差する互に平行な複数の線からな
る第２線グループとが選択手段構造体により相互【分離
されるようなマトリクスアレイが開示されている。これ
らの出願には、全体で１つのダイオードを構成す７ る
複数のアモルファス半導体合金デポジット層からなる選
択手段構造体が記載されている。このダイオードは、そ
の対向側面の線相互間に電流が流れ、その結果これら線
相互間の電流バスのみが交点に位置するようく機能する
。その結果前記線の任意の所定交点のみをアドレス指定
することが可能になる。このマトリクスアレイは更に一
層のグログラム可能材料、例えばカルコゲン化物元素の
アモルファス合金又はシリコンのアモルファス合金を含
み得、この材料層は前記選択手段構造体を被覆する。こ
のプログラム可能材料は例えば一対の交差するアドレス
線相互間【プログラミング電圧及び電流を加えてその間
のプログラム可能材料を比較的無秩序な高抵抗状態から
比較的秩序のある、即ちよシ結晶に近い低抵抗状’９に
変換することによりプログラムし得る。従って十分に高
い電圧及び電流を前記プログラム可能層の片側あ所定線
と反射筒の所定線との間に加えればこれら２つの線の間
に位置する相変化材料部分が比較的高抵抗の状態から比
較的低抵抗の状ＷＫ変化し得、その結果デバイスが効果
的にプログラムされると共に２つの抵抗状態の検出が可
能となる。
アレイ及びその製法（Ｅｌｓｅｔｒｏｎｉｅ Ｍａｔｒ
ｌｘ Ａｒｒａｙａｎｄ Ｍ＠ｔｈｏｄ ｆｏｒ Ｍａ
ｋｉｎｇ ｔｈ＠ｇａｍｅ）Ｊである（夫々の対応欧州
特許公開第０１１７０４５号及び第０１４４６０４号参
照）。本明細書に参考として包含されるこれら２つの出
願くけ、互が全体的に平行する複数の線からなる第４線
グループと、これと交差する互に平行な複数の線からな
る第２線グループとが選択手段構造体により相互【分離
されるようなマトリクスアレイが開示されている。これ
らの出願には、全体で１つのダイオードを構成す７ る
複数のアモルファス半導体合金デポジット層からなる選
択手段構造体が記載されている。このダイオードは、そ
の対向側面の線相互間に電流が流れ、その結果これら線
相互間の電流バスのみが交点に位置するようく機能する
。その結果前記線の任意の所定交点のみをアドレス指定
することが可能になる。このマトリクスアレイは更に一
層のグログラム可能材料、例えばカルコゲン化物元素の
アモルファス合金又はシリコンのアモルファス合金を含
み得、この材料層は前記選択手段構造体を被覆する。こ
のプログラム可能材料は例えば一対の交差するアドレス
線相互間【プログラミング電圧及び電流を加えてその間
のプログラム可能材料を比較的無秩序な高抵抗状態から
比較的秩序のある、即ちよシ結晶に近い低抵抗状’９に
変換することによりプログラムし得る。従って十分に高
い電圧及び電流を前記プログラム可能層の片側あ所定線
と反射筒の所定線との間に加えればこれら２つの線の間
に位置する相変化材料部分が比較的高抵抗の状態から比
較的低抵抗の状ＷＫ変化し得、その結果デバイスが効果
的にプログラムされると共に２つの抵抗状態の検出が可
能となる。
前記４つの米国特許文献に記載のプログラマブルデバイ
スは多くの利点を有する。例えば、これらデバイスでは
プログラマブルセルが垂直形であるため所与のスペース
に高密度でセルを配置することができる。また、これら
のセルはアモルファス層の形状ＶＣ製造できる。
スは多くの利点を有する。例えば、これらデバイスでは
プログラマブルセルが垂直形であるため所与のスペース
に高密度でセルを配置することができる。また、これら
のセルはアモルファス層の形状ＶＣ製造できる。
発明の概要
本発明は、少なくとも２つの端子部分と、これら２つの
端子部分の間【接続されるプログラマプルンリッドステ
ート半導体デバイスとを有する新規タイプのプログラマ
ブルセルに係る。このセルの改良点の特徴は、前記半導
体デバイスが複数の整流半導体接合を有し、これら接合
が２つの端子部分相互間のインピーダンスが変化して最
高４つまでの異なる状態をとるように直列に配置される
ことに８る。
端子部分の間【接続されるプログラマプルンリッドステ
ート半導体デバイスとを有する新規タイプのプログラマ
ブルセルに係る。このセルの改良点の特徴は、前記半導
体デバイスが複数の整流半導体接合を有し、これら接合
が２つの端子部分相互間のインピーダンスが変化して最
高４つまでの異なる状態をとるように直列に配置される
ことに８る。
好ましい具体例では前記プログラマブルセルはデポジッ
トしたアモルファス合金半導体材料で少なくとも一部分
が形成され、且つ少なくとも一部分が前記半導体材料か
らなるような整流半導体接合を複数個有する。これら半
導体接合は前記端子部分相互間で直列に接続され、これ
ら接合の１つは接合列沿いの第１方向で比較的高いイン
ビーダ・ンスを与え、接合列沿いの前記方向と逆の第２
方向で比較的低いインピーダンスを与える。別の半導体
接合は前記第２方向で比較的高いインピーダンスを与え
、前記第１方向で比較的低いインピーダンスを与える。
トしたアモルファス合金半導体材料で少なくとも一部分
が形成され、且つ少なくとも一部分が前記半導体材料か
らなるような整流半導体接合を複数個有する。これら半
導体接合は前記端子部分相互間で直列に接続され、これ
ら接合の１つは接合列沿いの第１方向で比較的高いイン
ビーダ・ンスを与え、接合列沿いの前記方向と逆の第２
方向で比較的低いインピーダンスを与える。別の半導体
接合は前記第２方向で比較的高いインピーダンスを与え
、前記第１方向で比較的低いインピーダンスを与える。
このセルは複数の背面配置（ｂａｃｋ−ｔｏ−ｂａｓｋ
）ダイオードを含み得、？ニーれらダイオードの１つは
第１導電率タイプの半導体材料からなる第１デポジット
層と、この第１層に接す ゛る比較的真性形の第２半
導体材料デポジット層と、この第２層に接する第２導電
率タイプの第３半導体材料デポジット層とで構成され得
る。前記背面配置ダイオードの第２ダイオードも前述の
如き３種類の半導体材料デポジット層で構成し得る。
）ダイオードを含み得、？ニーれらダイオードの１つは
第１導電率タイプの半導体材料からなる第１デポジット
層と、この第１層に接す ゛る比較的真性形の第２半
導体材料デポジット層と、この第２層に接する第２導電
率タイプの第３半導体材料デポジット層とで構成され得
る。前記背面配置ダイオードの第２ダイオードも前述の
如き３種類の半導体材料デポジット層で構成し得る。
本発明の別の好ましい具体例ではプログラマブルセルが
、複数の蝕立したプログラマブルセルと第１及び第２ア
ドレス線グループとを備えるタイプの集積回路アレイで
使用され、各アドレス線グループは相互１間に間隔をお
いた複数の導電線を有する。これらのプログラマブルセ
ルは各々が、第１及び第２アドレス線グループの各々に
おける少なくとも１つも導電線に接続される。この具体
例の改良点の＃微け、各々が最初に少なくとも隈数の直
列に配置された整流半導体接合を持つように形成され、
各々が４つの状塵のうち１つにプログラムされ得るよう
な竹述の如きプログラマブルセルにある。前記４つの状
引とは、２つの導ｉ！ａｔ間のセルの心気的インピーダ
ンスが両方向で比較的高くなる第１状態、２つの導電線
間のヒルの遮気的インピーダンスが一方向で比較的高く
逆方向で比較的低い第２伏態、２つの導こ砂量のセルの
２気的インピーダンスが前記逆方向で比較的高く前記第
１方向で比較的低い第３状態、２つの導電線の間のセル
の電気的インピーダンスが両方向で比較的低い第４状態
である。前記アレイは好ましくは各セルが第１状態を有
するように形成する。しかしながら最初はセルを４つの
状態のうちを有するように構成し、次いで各セルを残９
０３つの状態のいずれかくなるようにプログラムしても
よい。
、複数の蝕立したプログラマブルセルと第１及び第２ア
ドレス線グループとを備えるタイプの集積回路アレイで
使用され、各アドレス線グループは相互１間に間隔をお
いた複数の導電線を有する。これらのプログラマブルセ
ルは各々が、第１及び第２アドレス線グループの各々に
おける少なくとも１つも導電線に接続される。この具体
例の改良点の＃微け、各々が最初に少なくとも隈数の直
列に配置された整流半導体接合を持つように形成され、
各々が４つの状塵のうち１つにプログラムされ得るよう
な竹述の如きプログラマブルセルにある。前記４つの状
引とは、２つの導ｉ！ａｔ間のセルの心気的インピーダ
ンスが両方向で比較的高くなる第１状態、２つの導電線
間のヒルの遮気的インピーダンスが一方向で比較的高く
逆方向で比較的低い第２伏態、２つの導こ砂量のセルの
２気的インピーダンスが前記逆方向で比較的高く前記第
１方向で比較的低い第３状態、２つの導電線の間のセル
の電気的インピーダンスが両方向で比較的低い第４状態
である。前記アレイは好ましくは各セルが第１状態を有
するように形成する。しかしながら最初はセルを４つの
状態のうちを有するように構成し、次いで各セルを残９
０３つの状態のいずれかくなるようにプログラムしても
よい。
これら好ましい具体例ではセルは持久メモリセルを構成
する。
する。
各プログラマブルセルには後述の如く、半導体接合のう
ちの少なくとも１つく別個にアクセスするために複数の
半導体接合の間に接続される端子部分を備え得る。これ
らプログラマブルセルは更に一層の相変化材料を有し得
、この材料が好ましくはアモルファス半導体合金からな
る。この種の合金はクリコン、ゲルマニウム及びこれら
を組合わせたもののうちから選択するのが好ましい。こ
のプログラマブルセルは該セルの整流接合相互間に金属
層も有し得る。
ちの少なくとも１つく別個にアクセスするために複数の
半導体接合の間に接続される端子部分を備え得る。これ
らプログラマブルセルは更に一層の相変化材料を有し得
、この材料が好ましくはアモルファス半導体合金からな
る。この種の合金はクリコン、ゲルマニウム及びこれら
を組合わせたもののうちから選択するのが好ましい。こ
のプログラマブルセルは該セルの整流接合相互間に金属
層も有し得る。
これら好ましい具体例ではプログラマブルセルは垂直に
配置され 少なくとも部分的に複数の半導体材料層で構
成され、これら材料は好ましくは相互に重なシ合う層の
形状にデポジットされる。
配置され 少なくとも部分的に複数の半導体材料層で構
成され、これら材料は好ましくは相互に重なシ合う層の
形状にデポジットされる。
プログラマブルセルの平面を相互に重ね合わせ、これら
平面を相互接続して複数の直列接続され垂直方向に配列
された背面配置ダイオード対を情成し、これら対のうち
成るものが短絡するようにすれば、折返し形プログラマ
ブル論理アレイを構成することができる。
平面を相互接続して複数の直列接続され垂直方向に配列
された背面配置ダイオード対を情成し、これら対のうち
成るものが短絡するようにすれば、折返し形プログラマ
ブル論理アレイを構成することができる。
集積回路アレイは好ましくは少なくとも複数の半導体合
金材料層を含む多重層構造デポジット層で形成され、前
記材料は好ましくは最初に連続層としてデポジットされ
る。このアレイは更に好ましくは、プログラマブルセル
の唯一の位置を少なくとも部分的に規定し且つこれら唯
一の位置における個々のセルのプログラミングを可能に
するためのアドレス指定手段をも有する。
金材料層を含む多重層構造デポジット層で形成され、前
記材料は好ましくは最初に連続層としてデポジットされ
る。このアレイは更に好ましくは、プログラマブルセル
の唯一の位置を少なくとも部分的に規定し且つこれら唯
一の位置における個々のセルのプログラミングを可能に
するためのアドレス指定手段をも有する。
本発明は前述の如き新規プログラマブルセル及び集積回
路アレイのプログラミング方法も提供する。
路アレイのプログラミング方法も提供する。
本発明はまた、遣々の材料のデポジット層からなる多重
Ｎ＆構造体で構成される集積回路にも係る。
Ｎ＆構造体で構成される集積回路にも係る。
本発明の別の具体例では半導体合金材料を含む１種の材
料のデポジット層からなる多重層構造体で構成される集
積回路を開示する。これら半導体材料層は先ず連続層と
してデポジットされ、選択された唯−一位置で選択され
た電気的機能を実施すへ＜前記Ｉ＃の少なくとも幾つか
の間にプログラム可能半導（＊相互作用が得られるよう
に、且つこのようなプログラム可能半導体相互作用が互
に独立してプログラムできる２つのナプセットに分けて
得られるように配置される。この集積回路は更に１前記
鳴が夫々の選択された電気的機能を果たすような唯一の
選択位肯を決定し且つこの唯一の選択位置テおける前記
半導体相互作用のプログ２ミングを可能にするアドレス
指定手段も含む。
料のデポジット層からなる多重層構造体で構成される集
積回路を開示する。これら半導体材料層は先ず連続層と
してデポジットされ、選択された唯−一位置で選択され
た電気的機能を実施すへ＜前記Ｉ＃の少なくとも幾つか
の間にプログラム可能半導（＊相互作用が得られるよう
に、且つこのようなプログラム可能半導体相互作用が互
に独立してプログラムできる２つのナプセットに分けて
得られるように配置される。この集積回路は更に１前記
鳴が夫々の選択された電気的機能を果たすような唯一の
選択位肯を決定し且つこの唯一の選択位置テおける前記
半導体相互作用のプログ２ミングを可能にするアドレス
指定手段も含む。
このような集積回路の好ましい一具体例では半導体合金
材料層の少なくとも１つがシリコンのアモルファス半導
体合金の如き相変化性材料からなる。半導体合金層は先
ず一対の直列接続層直配列形背面配置ダイオードを構成
し、アドレス指定手段はこの背面配置ダイオード対を複
数の独立した背面配置ダイオード対に分割する手段を構
成する。
材料層の少なくとも１つがシリコンのアモルファス半導
体合金の如き相変化性材料からなる。半導体合金層は先
ず一対の直列接続層直配列形背面配置ダイオードを構成
し、アドレス指定手段はこの背面配置ダイオード対を複
数の独立した背面配置ダイオード対に分割する手段を構
成する。
このような個々のダイオード対の背面配置ダイオード相
互間には分離金属部分が設けられる。このような好まし
い具体例では、アドレス指定手段は前記多重層構造体の
一方の面に間隔をおいて配置される複数のアドレス機か
らなる第１アドレス線グループと、前記多重層構造体の
もう一方の面で前記第１グループと交差しながら互に間
隔をおいて配置される複数のアドレス線からなるｉ２ア
ドレス線グループとで構成され、第１アドレス線グルー
プと第２アドレス線グループとの交差角変は前記多重１
１構造体のアドレス指定が可能であるような唯一の選択
位置を規定する複数の交差点が形成されるように決定さ
れる。
互間には分離金属部分が設けられる。このような好まし
い具体例では、アドレス指定手段は前記多重層構造体の
一方の面に間隔をおいて配置される複数のアドレス機か
らなる第１アドレス線グループと、前記多重層構造体の
もう一方の面で前記第１グループと交差しながら互に間
隔をおいて配置される複数のアドレス線からなるｉ２ア
ドレス線グループとで構成され、第１アドレス線グルー
プと第２アドレス線グループとの交差角変は前記多重１
１構造体のアドレス指定が可能であるような唯一の選択
位置を規定する複数の交差点が形成されるように決定さ
れる。
本発明の別の具体例では、デポジットした半導体材料を
含む種々の材料からなる複数の垂直に配列された層で構
成される多重層構造体からなるプログラマブル論理アレ
イを開示する。前記半導体材料層は先ず連続１としてデ
ポジットされ、種々の材料層の少なくとも幾つかは、こ
れら層の間に半導体相互作用が得られその結果側々にプ
ログラムし得る選択された論理機能が該構造体を通して
選択された位置で得られるように配置される。このプロ
グラマブル論理アレイは更に、前述の如き個々にプログ
ラムし得る論理機能が得られるような選択された位置を
規定すると共に、このような選択位置における選択され
た論理機能のプログラミングを可能にする手段も有する
。
含む種々の材料からなる複数の垂直に配列された層で構
成される多重層構造体からなるプログラマブル論理アレ
イを開示する。前記半導体材料層は先ず連続１としてデ
ポジットされ、種々の材料層の少なくとも幾つかは、こ
れら層の間に半導体相互作用が得られその結果側々にプ
ログラムし得る選択された論理機能が該構造体を通して
選択された位置で得られるように配置される。このプロ
グラマブル論理アレイは更に、前述の如き個々にプログ
ラムし得る論理機能が得られるような選択された位置を
規定すると共に、このような選択位置における選択され
た論理機能のプログラミングを可能にする手段も有する
。
このようなプログラマブル論理アレイの好ましい一具体
例で１・ま、論理機能が人ＮＤ及びＯＲ論理機能を含み
、半導体材料デポジット層が少なくとも一対の直列接続
型直配列形背面配置ダイオードを構成する。この背面配
置ダイオード相互間には金属が具備される。更に好まし
い具体例では、プログラマブル論理アレイは互に積重さ
れたＡＮＤ及びＯＲ論理平面の如き一対のプログラマブ
ル論理平面を構成すべく垂直に配列される少なくとも一
対の前述の如き多重層構造体を含むっ 本発明の別の具体例では、一対の直列接続型直配列形背
面配置ダイオードを構成する複数の垂直に配列された半
導体材料層からなる多重層構造体を含むプログラマブル
論理アレイを開示する。このプログラマブル論理アレイ
は、前記背方配置ダイオード対を複数の独立した背面配
！遣グイオード対に分割し、これらダイオードのうち選
択されたものを短絡させて、選択論理機能が得られるよ
うにこれらダイオード対グループをプログラムせしめる
手段を有する。好ましい一具体例ではＰＬＡは折返し形
プログラマブル論理アレイを形成すべく互に積重された
前述の如き多重層構造体を少なくとも１対含む。
例で１・ま、論理機能が人ＮＤ及びＯＲ論理機能を含み
、半導体材料デポジット層が少なくとも一対の直列接続
型直配列形背面配置ダイオードを構成する。この背面配
置ダイオード相互間には金属が具備される。更に好まし
い具体例では、プログラマブル論理アレイは互に積重さ
れたＡＮＤ及びＯＲ論理平面の如き一対のプログラマブ
ル論理平面を構成すべく垂直に配列される少なくとも一
対の前述の如き多重層構造体を含むっ 本発明の別の具体例では、一対の直列接続型直配列形背
面配置ダイオードを構成する複数の垂直に配列された半
導体材料層からなる多重層構造体を含むプログラマブル
論理アレイを開示する。このプログラマブル論理アレイ
は、前記背方配置ダイオード対を複数の独立した背面配
！遣グイオード対に分割し、これらダイオードのうち選
択されたものを短絡させて、選択論理機能が得られるよ
うにこれらダイオード対グループをプログラムせしめる
手段を有する。好ましい一具体例ではＰＬＡは折返し形
プログラマブル論理アレイを形成すべく互に積重された
前述の如き多重層構造体を少なくとも１対含む。
本発明のこれらの特徴、・他の特徴、利点及び具体例を
以下添付図面に基づき更に詳細に説明する。
以下添付図面に基づき更に詳細に説明する。
これらの１面は本発明出願明細書の不可欠な一部分を構
成し且つ本発明との関連において読まれるべきものであ
シ、いずれの図面でも類似の構成要素は同様の符号で示
した。
成し且つ本発明との関連において読まれるべきものであ
シ、いずれの図面でも類似の構成要素は同様の符号で示
した。
！１人図には本発明のプログラマブル回路デバイス１０
０等価回路線図が示されている。プログラマブル回路デ
バイス１０はプログラミングの前は、カソード１５同士
が接読された状態で直列接続される２つの整流素子又は
ダイオード１２及び１４として機能する。このように２
つのダイオードをカソード同士を接続した状態で直列接
続すると、アノード１６及び１８間のいずれかの方向の
ＷＬａに対して比咬的高いインピーｌンスが得られる。
０等価回路線図が示されている。プログラマブル回路デ
バイス１０はプログラミングの前は、カソード１５同士
が接読された状態で直列接続される２つの整流素子又は
ダイオード１２及び１４として機能する。このように２
つのダイオードをカソード同士を接続した状態で直列接
続すると、アノード１６及び１８間のいずれかの方向の
ＷＬａに対して比咬的高いインピーｌンスが得られる。
ダイオード１２のアノード１６に比・咬的正の電圧を印
加し、ダイオード１４のアノード１８に比較釣魚の電圧
を印加すると、ダイオード１２は順バイアスがかけられ
て比較的導電性になるが、ダイオード１４には逆バイア
スがかけられる。このような逆バイアス状態ではダイオ
ード１４は、印加電圧が破壊電圧を越えない限り、比較
的小さいもの以外は全ての漏れ電流を該ダイオードに流
れないように阻止する。同様にして、アノード１６及び
１８間で逆方向Ｋａ圧を印加するとグイオード１２１Ｃ
逆バイアスがかけられ、破壊電圧を越えない限り比較的
小さいものを除いて全ての漏れ電流の＋ｉ過が阻止され
る。
加し、ダイオード１４のアノード１８に比較釣魚の電圧
を印加すると、ダイオード１２は順バイアスがかけられ
て比較的導電性になるが、ダイオード１４には逆バイア
スがかけられる。このような逆バイアス状態ではダイオ
ード１４は、印加電圧が破壊電圧を越えない限り、比較
的小さいもの以外は全ての漏れ電流を該ダイオードに流
れないように阻止する。同様にして、アノード１６及び
１８間で逆方向Ｋａ圧を印加するとグイオード１２１Ｃ
逆バイアスがかけられ、破壊電圧を越えない限り比較的
小さいものを除いて全ての漏れ電流の＋ｉ過が阻止され
る。
第１Ｂ図、第１Ｃ図及び第１Ｄ図に示す如く、デバイス
１０は第１人図に基づいて説明した比較的非導電性の状
態以外に３つの導電状態のいずれかを有するように選択
的にプログラムし得る。例えば、プログラミング電圧を
アノード１６及び１８間に印加するとダイオード１２に
逆バイアスがかけられる。このグログラミング１圧はダ
イオード１２の破壊電圧を越える程大きく、このダイオ
ードを短絡させるに足る破壊電流を発生させる。その結
果逆バイアス方向の比較的高いインピーダンスが失なわ
れて、前記ダイオードは比較的低いインピーダンスを両
方向に有することになる。その結果デバイス１０は第１
Ｂ図に簡略に示されている電気的特性を有するようにプ
ログラムされる。
１０は第１人図に基づいて説明した比較的非導電性の状
態以外に３つの導電状態のいずれかを有するように選択
的にプログラムし得る。例えば、プログラミング電圧を
アノード１６及び１８間に印加するとダイオード１２に
逆バイアスがかけられる。このグログラミング１圧はダ
イオード１２の破壊電圧を越える程大きく、このダイオ
ードを短絡させるに足る破壊電流を発生させる。その結
果逆バイアス方向の比較的高いインピーダンスが失なわ
れて、前記ダイオードは比較的低いインピーダンスを両
方向に有することになる。その結果デバイス１０は第１
Ｂ図に簡略に示されている電気的特性を有するようにプ
ログラムされる。
第１Ｂ図のグログラムされた状部ではアノード１６及び
１８［の１気インピーダンスはアノード１６からアノー
ド１８に流れる電流に対して比較的高くなる。これはダ
イオード１４がその整流性を保持するからである。しか
しながら逆方向の電流に対するインピーダンスは、ダイ
オード１２が整流性を消失し九ため比較的低いままであ
る。
１８［の１気インピーダンスはアノード１６からアノー
ド１８に流れる電流に対して比較的高くなる。これはダ
イオード１４がその整流性を保持するからである。しか
しながら逆方向の電流に対するインピーダンスは、ダイ
オード１２が整流性を消失し九ため比較的低いままであ
る。
同様にして、アノード１６及び１８間に逆方向にプログ
ラミング電圧を印加するとダイオード１４に逆バイアス
がかけられる。前述の如くプログラミング電圧とその結
果生じるプログラミング電流とが十分に大きいと、ダイ
オード１４が短絡するため逆方向の比較的高いインピー
ダンスが破壊され、その結果ダイオード１４は比較的低
いインピーダンスを両方向で有することＫなる。その結
果デバイス１０は第１Ｃ図に簡略く示した電気的特性を
有するようにプログラムされる。この場合は電気インピ
ーダンスがアノード１８からアノード１６へ流れる電流
に対しては比較的高いが、逆方向の電流に対しては比較
的低い。
ラミング電圧を印加するとダイオード１４に逆バイアス
がかけられる。前述の如くプログラミング電圧とその結
果生じるプログラミング電流とが十分に大きいと、ダイ
オード１４が短絡するため逆方向の比較的高いインピー
ダンスが破壊され、その結果ダイオード１４は比較的低
いインピーダンスを両方向で有することＫなる。その結
果デバイス１０は第１Ｃ図に簡略く示した電気的特性を
有するようにプログラムされる。この場合は電気インピ
ーダンスがアノード１８からアノード１６へ流れる電流
に対しては比較的高いが、逆方向の電流に対しては比較
的低い。
前述の如く十分大きいグログラミングば圧及び電流をア
ノード１６及び１８間で先ず一方向に加え次いで逆方向
に加えると、ダイオード１２及び１４が双方共短絡して
これらダイオードの逆バイアス方向の比較的高いインピ
ーダンスが破壊され、その結果いずれのダイオードも比
較的低いインピーダンスを両方向で有するととＫなる。
ノード１６及び１８間で先ず一方向に加え次いで逆方向
に加えると、ダイオード１２及び１４が双方共短絡して
これらダイオードの逆バイアス方向の比較的高いインピ
ーダンスが破壊され、その結果いずれのダイオードも比
較的低いインピーダンスを両方向で有するととＫなる。
その結果デバイス１（ｌ第１Ｄ図の如き電気的特性、即
ちアノード１６及び１８間のインピーダンスが両方向で
比較的低いような特性を有するようにプログラムされる
。
ちアノード１６及び１８間のインピーダンスが両方向で
比較的低いような特性を有するようにプログラムされる
。
このように本発明は、４つの別個に選択し得るプログラ
ム可能状態を有するために柔軟性が極めて高いプログラ
マブルデバイスを提供する。前記４りの状態とは、両方
向に比較的高いインピーダンスを与える第１状態、第１
方向に比較的高いインピーダンスを与え且つ第２方向に
比較的低いインピーダンスを与える第２状態、前記第２
状態と類似しているが、高インピーダンス及び低インピ
ーダンスの与えられる方向が逆圧なる第３状懐、並びに
比較的低いインピーダンスを両方向に与える第４状態で
ある。
ム可能状態を有するために柔軟性が極めて高いプログラ
マブルデバイスを提供する。前記４りの状態とは、両方
向に比較的高いインピーダンスを与える第１状態、第１
方向に比較的高いインピーダンスを与え且つ第２方向に
比較的低いインピーダンスを与える第２状態、前記第２
状態と類似しているが、高インピーダンス及び低インピ
ーダンスの与えられる方向が逆圧なる第３状懐、並びに
比較的低いインピーダンスを両方向に与える第４状態で
ある。
ダイオード１２及び１４がいずれも低い逆バイアス漏れ
電流を有するような本発明の具体例では、グログ２マプ
ルデバイス１０は第１Ａ図の如き本来の状態にある時に
は実質的な開路として動作し、その念めアノード１６及
び１８によシ接続された回路素子はダイオード１２又は
１４のいずれかの破壊電圧の方が高い限シ互に実質的な
電気的絶縁状態におかれる。このような具体例は回路素
子を選択的に絶縁するか、又はこれら素子をスイッチン
グによシ回路での動作状態におく場合に有用である。こ
の種の用途ではダイオード１２及び１４が両方向に導電
性を持つようにプログラムされた時にできるだけ低い抵
抗パスを発生させることによりできるだけ短絡に近い状
態で作動することも望ましい。他の用途ではデバイスｌ
Ｏの高インピーダンスを余シ高くする必要はなく、又は
その低インピーダンスを余シ低（する必要もない。例え
ば、出力が増幅又は識別回路機信によって検出されるよ
うな論理又はメモリ回路でプログラマプルデバイス１０
を使用する場合には、高インピーダンス及び低インピー
ダンス間の差は前記論理回路機構による状態の検出を正
確に実施せしめるに足る程大きければそれで十分である
。
電流を有するような本発明の具体例では、グログ２マプ
ルデバイス１０は第１Ａ図の如き本来の状態にある時に
は実質的な開路として動作し、その念めアノード１６及
び１８によシ接続された回路素子はダイオード１２又は
１４のいずれかの破壊電圧の方が高い限シ互に実質的な
電気的絶縁状態におかれる。このような具体例は回路素
子を選択的に絶縁するか、又はこれら素子をスイッチン
グによシ回路での動作状態におく場合に有用である。こ
の種の用途ではダイオード１２及び１４が両方向に導電
性を持つようにプログラムされた時にできるだけ低い抵
抗パスを発生させることによりできるだけ短絡に近い状
態で作動することも望ましい。他の用途ではデバイスｌ
Ｏの高インピーダンスを余シ高くする必要はなく、又は
その低インピーダンスを余シ低（する必要もない。例え
ば、出力が増幅又は識別回路機信によって検出されるよ
うな論理又はメモリ回路でプログラマプルデバイス１０
を使用する場合には、高インピーダンス及び低インピー
ダンス間の差は前記論理回路機構による状態の検出を正
確に実施せしめるに足る程大きければそれで十分である
。
このプログラマブルデバイスの２つの背面配置ダイオー
ドは適切な方向にプログ２ミングシ圧及び電流を加える
と、いずれも別個に且つ選択的に変化して比較的双方向
の導電状態を示し得る。これら２つのダイオードのうち
一方に順バイアスをかけるプログラミング１圧は他方の
ダイオードに逆バイアスをかける。順バイアスをかけら
れたダイオードは比較的小さいインピーダンスを与える
が、逆バイアスをかけられたダイオードはそれよシ遥か
に大きいインピーダンスを与え、そのため電圧降下が遥
かに大きくなる。その結果プログラミング電圧のかなシ
の部分が逆バイアスダイオードに現われ、このダイオー
ドをもう一方の即ち順バイアスをかけられたダイオード
をプログツムせずにプログラムすることが可能になる。
ドは適切な方向にプログ２ミングシ圧及び電流を加える
と、いずれも別個に且つ選択的に変化して比較的双方向
の導電状態を示し得る。これら２つのダイオードのうち
一方に順バイアスをかけるプログラミング１圧は他方の
ダイオードに逆バイアスをかける。順バイアスをかけら
れたダイオードは比較的小さいインピーダンスを与える
が、逆バイアスをかけられたダイオードはそれよシ遥か
に大きいインピーダンスを与え、そのため電圧降下が遥
かに大きくなる。その結果プログラミング電圧のかなシ
の部分が逆バイアスダイオードに現われ、このダイオー
ドをもう一方の即ち順バイアスをかけられたダイオード
をプログツムせずにプログラムすることが可能になる。
即ち、ダイオード１２及び１４は各々少なくとも１つの
半導体接合を有し、この接合において電気整流機能が生
起する。しかしながらダイオード１２及び１４の整流機
能は互に逆の方向に実施されるため、前述の如く２つの
ダイオードのうちから選択したダイオードに対応する整
流機能を他方のダイオードに対応する整流機能の低下及
び破壊を伴うことなく低下させ且つ破壊することができ
る。
半導体接合を有し、この接合において電気整流機能が生
起する。しかしながらダイオード１２及び１４の整流機
能は互に逆の方向に実施されるため、前述の如く２つの
ダイオードのうちから選択したダイオードに対応する整
流機能を他方のダイオードに対応する整流機能の低下及
び破壊を伴うことなく低下させ且つ破壊することができ
る。
逆バイアスをかけられたダイオードをプログラムする破
壊電流は該ダイオードのアノード及びカソード間の方向
に延びる比較的狭いパスに集中し易いと考えられる。そ
のため、逆バイアスをかけられたダイオードにおけるプ
ログラミング電流の密度は比較的高く、該ダイオードの
半伝導性を変化させると共に整流性を破壊する。これに
対し、順バイアスをかけられたダイオードはプログラミ
ング電流に対して小さなインピーダンスしか与えず、前
記プログラミング電流が該ダイオードのかなシの部分に
流れるようにする。そのため順Ｉ（イアスダイオードの
電流密度は極めて低く、整流性を破壊することはない。
壊電流は該ダイオードのアノード及びカソード間の方向
に延びる比較的狭いパスに集中し易いと考えられる。そ
のため、逆バイアスをかけられたダイオードにおけるプ
ログラミング電流の密度は比較的高く、該ダイオードの
半伝導性を変化させると共に整流性を破壊する。これに
対し、順バイアスをかけられたダイオードはプログラミ
ング電流に対して小さなインピーダンスしか与えず、前
記プログラミング電流が該ダイオードのかなシの部分に
流れるようにする。そのため順Ｉ（イアスダイオードの
電流密度は極めて低く、整流性を破壊することはない。
第２Ａ圀、第２Ｂ図、第２Ｃ図及び第２Ｄ図は夫々第１
人囚、第１Ｂ図、第１ＣＩ５！ｇ及び第１Ｄ図に対応す
る等側口路線図である。但し、これらの図のプログラマ
ブルデバイス２００２つの背面配置整流素子、即ちダイ
オード２２及び２４は第１人図の如くカソード同士が接
続されるのではなくアノード２５同士が接続される。第
２Ｂ図、第２Ｃ図及び第２Ｄ図はプログラミング電圧及
び電流を夫々第１８図、第１Ｃ１ｌｉＯ及び第１Ｄｌｆ
ｆｌでデＩ（イス１０ｔＣ加えた時と同じ方向に従って
プログラマブルデバイス２０に加えると、該回路素子２
０がデバイス１０のアノード１６及び１８間の相対イン
ピーダンスと同一の相対インピーダンスをカソード２６
及び２８間に得るようにプログツムされることを示して
いる。
人囚、第１Ｂ図、第１ＣＩ５！ｇ及び第１Ｄ図に対応す
る等側口路線図である。但し、これらの図のプログラマ
ブルデバイス２００２つの背面配置整流素子、即ちダイ
オード２２及び２４は第１人図の如くカソード同士が接
続されるのではなくアノード２５同士が接続される。第
２Ｂ図、第２Ｃ図及び第２Ｄ図はプログラミング電圧及
び電流を夫々第１８図、第１Ｃ１ｌｉＯ及び第１Ｄｌｆ
ｆｌでデＩ（イス１０ｔＣ加えた時と同じ方向に従って
プログラマブルデバイス２０に加えると、該回路素子２
０がデバイス１０のアノード１６及び１８間の相対イン
ピーダンスと同一の相対インピーダンスをカソード２６
及び２８間に得るようにプログツムされることを示して
いる。
第３図には本発明を用いる集積回路３０の一部分を側面
断面図で示した。
断面図で示した。
この第３図と、第３図に示されている回路素子の電気的
等価線図たる第４図とに示したように、回路３０はセル
構造体でらシ、複数の独立したグログツマプルセル５４
を有する。各セルは最初は第１人図の如きデバイス１０
の特性を有するようく形成される。回路３０は絶縁基板
３２を有するが、この基板は第３図の具体例ではガラス
製である。変形具体例では基板３２を絶縁薄層で被膜し
たステンレススチールシートで形成する。この基板３２
上には導ｔｌＬ性金属層をデポジットし、この層をホト
リトグラフ処理して等間隔で平行に配列された複数の導
電線３４からなる第１導電線グループのパターンを得る
。この第１導電線グループ３４はセル構造体３０の＠１
端端末面を４５成する。
等価線図たる第４図とに示したように、回路３０はセル
構造体でらシ、複数の独立したグログツマプルセル５４
を有する。各セルは最初は第１人図の如きデバイス１０
の特性を有するようく形成される。回路３０は絶縁基板
３２を有するが、この基板は第３図の具体例ではガラス
製である。変形具体例では基板３２を絶縁薄層で被膜し
たステンレススチールシートで形成する。この基板３２
上には導ｔｌＬ性金属層をデポジットし、この層をホト
リトグラフ処理して等間隔で平行に配列された複数の導
電線３４からなる第１導電線グループのパターンを得る
。この第１導電線グループ３４はセル構造体３０の＠１
端端末面を４５成する。
好ましい具体例では金ｉ′Ｊ４線３４はいずれも幅約１
０ミクロ／、高さ１ミクロンであシ、相互間隔が約１０
ミクロンである。
０ミクロ／、高さ１ミクロンであシ、相互間隔が約１０
ミクロンである。
第５図及び第６図は第３図の金属アドレス線３４によっ
て生じる凹凸面を平らにする方法を示している。このよ
うにすると後の適確なデポジット層形成操作が容易にな
る。第５図の如く、線３４をデポジットし且つエツチン
グ処理した後で液体ポリイきド層３７を基板３２の表面
に流す。液体ポリイミドは表面張力が大きいため、金属
線３４を持つ面の如きかなり凹凸のある面に配置しても
表面が平らになる。次いでポリイミドを加熱くよシ硬化
させ、第６図の如く各金属線３４の上部が露出するよう
十分な量のポリイミドをエツチングによって除去する。
て生じる凹凸面を平らにする方法を示している。このよ
うにすると後の適確なデポジット層形成操作が容易にな
る。第５図の如く、線３４をデポジットし且つエツチン
グ処理した後で液体ポリイきド層３７を基板３２の表面
に流す。液体ポリイミドは表面張力が大きいため、金属
線３４を持つ面の如きかなり凹凸のある面に配置しても
表面が平らになる。次いでポリイミドを加熱くよシ硬化
させ、第６図の如く各金属線３４の上部が露出するよう
十分な量のポリイミドをエツチングによって除去する。
その結果、線３４と残留ポリイミド３７とからなる複合
面が得られる。この面は次の層をデポジットするための
比較的平らな面を＃成する。
面が得られる。この面は次の層をデポジットするための
比較的平らな面を＃成する。
線３４を形成し且つこれら線相互間にポリイミド３７を
充填したら、その上にデポジット材料からなるプログラ
マブル層３６を形成する。次いでプログラマブル層３６
の上に第２導電金属層を形成し、エツチングによって等
間隔で互に平行に配列された複数の導ｉ！線３８からな
る第２導心線グループのバター／を得る。図示の如く＠
３８は線３４と直交し、第３図の平面と平行する。従っ
て第３図では＄３８が１つしか見えない。線３８は諸寸
法が線３４と同じであり、セル構造体３０の第２端末平
面を構成する。
充填したら、その上にデポジット材料からなるプログラ
マブル層３６を形成する。次いでプログラマブル層３６
の上に第２導電金属層を形成し、エツチングによって等
間隔で互に平行に配列された複数の導ｉ！線３８からな
る第２導心線グループのバター／を得る。図示の如く＠
３８は線３４と直交し、第３図の平面と平行する。従っ
て第３図では＄３８が１つしか見えない。線３８は諸寸
法が線３４と同じであり、セル構造体３０の第２端末平
面を構成する。
この具体例ではプログラマブルｌｌ３６は、デポジット
したアモルファスシリコン合金からなる６つの別個の連
続層で構成され、分離状金属部分３９からなる層により
真中で分離される。第７１Ａに示した如く各分離状金属
部分３９は４３４及び３８の各交点に位置する。尚、第
７図は極めて概略的な図であって第３因の層は３つの金
属以外は総て省略されており、ｍ３４及び３８の相対幅
も矩形部分３９をより明確に示すべく大幅に狭めである
。
したアモルファスシリコン合金からなる６つの別個の連
続層で構成され、分離状金属部分３９からなる層により
真中で分離される。第７１Ａに示した如く各分離状金属
部分３９は４３４及び３８の各交点に位置する。尚、第
７図は極めて概略的な図であって第３因の層は３つの金
属以外は総て省略されており、ｍ３４及び３８の相対幅
も矩形部分３９をより明確に示すべく大幅に狭めである
。
プログラマブル層３６のアモルファスシリコン合金の第
１層４０は線３４の上に直接デポジットする。この層Ｌ
Ｐ＋形アモルファスシリコン合金からなる。第２層４２
は実質的真性合金で形成される。中間層４４はＮ＋形金
合金形成される。Ｎ＋＋層４４の上には金属層をデポジ
ットする。この層は＠３４及び３８の交点になるべき位
１１に矩形金属部分３９を形成すべくホトリトグラフ１
Ｃよりエツチング処理する。金属部分３８を形成し良後
ポリイミド３７を用いてこれら部分相互間を第５図及び
第６図に関して説明した方法と類似の方法で埋塞する。
１層４０は線３４の上に直接デポジットする。この層Ｌ
Ｐ＋形アモルファスシリコン合金からなる。第２層４２
は実質的真性合金で形成される。中間層４４はＮ＋形金
合金形成される。Ｎ＋＋層４４の上には金属層をデポジ
ットする。この層は＠３４及び３８の交点になるべき位
１１に矩形金属部分３９を形成すべくホトリトグラフ１
Ｃよりエツチング処理する。金属部分３８を形成し良後
ポリイミド３７を用いてこれら部分相互間を第５図及び
第６図に関して説明した方法と類似の方法で埋塞する。
次いで層４４の如くＮ形材料からなる第４アモルファス
シリコン合金層４５をデポジットする。
シリコン合金層４５をデポジットする。
この第４層の上には第２層４２と同様にほぼ真性の合金
からなる第５層４６を形成し、最後に第１層４０の如く
Ｐ＋形金合金らなる第６層４８を形成する。これらの異
なる苧導体層相互間の接合では、半導体相互作用又は機
能が生じる。仁れら６つの層は全体で、２つの背面配置
ダイオード層の等側体と、層４０．４２及び４４からな
るＰｉ−Ｎダイオード層５０と、層４４．４６及び４８
からなるＮ−Ｉ−Ｐダイオード層５２とを構成する。
からなる第５層４６を形成し、最後に第１層４０の如く
Ｐ＋形金合金らなる第６層４８を形成する。これらの異
なる苧導体層相互間の接合では、半導体相互作用又は機
能が生じる。仁れら６つの層は全体で、２つの背面配置
ダイオード層の等側体と、層４０．４２及び４４からな
るＰｉ−Ｎダイオード層５０と、層４４．４６及び４８
からなるＮ−Ｉ−Ｐダイオード層５２とを構成する。
従って線３４及び３８の各交点には別個にアドレス指定
し得る唯一の地点が形成され、この地点が第１人図のデ
バイス１０と類似の別個のデバイス又はセＡ１５４を規
定する。このようにしてアドレス線３４及び３８は連続
的背面配置ダイオード５゜及び５２を事実上分割して、
個々のプログラマブルセル５４内に含まれる複数の背面
配置ダイオード対を形成せしめる。層４０，４２．４４
，４５゜４６及び４８の材料が比較的高い抵抗を有し且
つアドレス線相互間に１０ミクロンの距離があるため、
プログラマブルセル５４は事実上互に電気的に４１５嫁
される。
し得る唯一の地点が形成され、この地点が第１人図のデ
バイス１０と類似の別個のデバイス又はセＡ１５４を規
定する。このようにしてアドレス線３４及び３８は連続
的背面配置ダイオード５゜及び５２を事実上分割して、
個々のプログラマブルセル５４内に含まれる複数の背面
配置ダイオード対を形成せしめる。層４０，４２．４４
，４５゜４６及び４８の材料が比較的高い抵抗を有し且
つアドレス線相互間に１０ミクロンの距離があるため、
プログラマブルセル５４は事実上互に電気的に４１５嫁
される。
当業者には明らかなように、Ｎ＋形層とＰ＋形層とを逆
にすれば、下方ダイオード層がＮ−Ｉ−Ｐ形層であり上
方ダイオード層がＰ−Ｉ−Ｎ層であシ、＃！３４及び線
３８の間で形成される分離状デバイス又はセル５４の各
々が第２Ａ図の如き等価電気形態を有するような本発明
の一変形例が得られる。
にすれば、下方ダイオード層がＮ−Ｉ−Ｐ形層であり上
方ダイオード層がＰ−Ｉ−Ｎ層であシ、＃！３４及び線
３８の間で形成される分離状デバイス又はセル５４の各
々が第２Ａ図の如き等価電気形態を有するような本発明
の一変形例が得られる。
第３図では金属線３４及び３８が層４０及び４８のＰ＋
形アモルファスシリコン合金（夫々接触する。
形アモルファスシリコン合金（夫々接触する。
その念め線３４及び３８の金属はＰ＋形材料く対する十
分なオーム接輪を構成するモリプデ／の如き材料からな
る。層４４及び４５のＮ＋形アモルファスシリコン合金
に接する金属部分３９はＮ＋形材料に対して十分次オー
ム接触を構成するアルミニウムの如き材料で形成する。
分なオーム接輪を構成するモリプデ／の如き材料からな
る。層４４及び４５のＮ＋形アモルファスシリコン合金
に接する金属部分３９はＮ＋形材料に対して十分次オー
ム接触を構成するアルミニウムの如き材料で形成する。
実験の結果、線３８の如き金ｍ線グルーグ又は金属部分
３９の如き金属部分の層とをダイオード層５０又は５２
の如きダイオード層の上に形成する場合には、これら金
属部分のパターンをホトリトグラフィリフトオフ技術に
よって得るのが最良であることが判明し念。こつり７ト
オフ技術では、形成すべき金属部分の形状に対もしてホ
トレジスト層に穴を設けるべく、この屑の露光及び肌像
を行なう。残留ホトレジストとホトレジスト層の穴とを
被覆すべく薄い金属１うをデポジットする。次いでリフ
トオフ段階でアセトンによシホトレジストをエツチング
処理して残留ホトレジストとその上の金属とを除去し、
ホトレジスト層の穴であった部分くデポジットした金α
はその場に残す。
３９の如き金属部分の層とをダイオード層５０又は５２
の如きダイオード層の上に形成する場合には、これら金
属部分のパターンをホトリトグラフィリフトオフ技術に
よって得るのが最良であることが判明し念。こつり７ト
オフ技術では、形成すべき金属部分の形状に対もしてホ
トレジスト層に穴を設けるべく、この屑の露光及び肌像
を行なう。残留ホトレジストとホトレジスト層の穴とを
被覆すべく薄い金属１うをデポジットする。次いでリフ
トオフ段階でアセトンによシホトレジストをエツチング
処理して残留ホトレジストとその上の金属とを除去し、
ホトレジスト層の穴であった部分くデポジットした金α
はその場に残す。
金属部をデポジットした半導体ダイオード層の表面全体
に亘ってデポジットし、次いでこの層をエツチング処理
することは望ましくないと考えられる。何故なら金属が
前記ダイオード層の表面全体に亘ってこの層内に与えら
れ、該ダイオードの上に薄い導電）１を形成し、この層
が本発明の具体例で使用される交差線の間：で形成され
る別個のダイオードの総てを不利なことに１気的に接碑
し得るからである。リフトオフ技術を用いる金属部分の
パターン形成は、前述の如きダイオード間の望ましくな
い電気接続を回避せしめる。何故ならこの場合はダイオ
ード層の表面く形成される金属部分間のダイオード層の
上方面に金属が接触しないからである。
に亘ってデポジットし、次いでこの層をエツチング処理
することは望ましくないと考えられる。何故なら金属が
前記ダイオード層の表面全体に亘ってこの層内に与えら
れ、該ダイオードの上に薄い導電）１を形成し、この層
が本発明の具体例で使用される交差線の間：で形成され
る別個のダイオードの総てを不利なことに１気的に接碑
し得るからである。リフトオフ技術を用いる金属部分の
パターン形成は、前述の如きダイオード間の望ましくな
い電気接続を回避せしめる。何故ならこの場合はダイオ
ード層の表面く形成される金属部分間のダイオード層の
上方面に金属が接触しないからである。
アモルファスシリコン合金は大容量連続処理システムの
集積回路３０の如き構造体を形成すべく広面積基板上に
多重層としてデポジットし得る。
集積回路３０の如き構造体を形成すべく広面積基板上に
多重層としてデポジットし得る。
この種の処理システムは例えば次の米国特許に開示され
ている。１９８３年８月２３日発行、第４．４００，４
０９号［Ｐ−ドーグトシリコンフィルムの製法及び該フ
ィルムで形成されるデバイス（λＭｅｔｈｏｄ ｏｆ
Ｍａｋｉｎｇ Ｐ−Ｄｏｐｅｄ ５ｌｌｌｃｏｎ はｌ
ｍｓａｎｄ Ｄ＠ｖｉｃｅｓ Ｍａｄｅ Ｔｈ＠ｒｅｆ
ｒｏｍ） Ｊ ’、 １９８５年９月２４日発行第４，
５４２，７１１号［アモルファス半導体材料をデポジッ
トするための連続的７ステム（Ｃｏｎｔｉｎｕｏｕｓ
８ｙｓｔｅｍｉ ｆｏｒ Ｄ＊ｐｏａｉｔｌｎｇ人ｍｏ
ｒｐｈｏｕｍ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍａ
ｔ＊ｒ１ｍｌ）Ｊ ；１９８３年１０月１８日発行第
４，４１０，５５８号「連続的アモルファスノーラーセ
ル製造システム（Ｃｏ ｎ−ｔｌｎｕ、ｏｕａ Ａ＋
ｎｏｒｐｈｏｕｓ Ｓゝ６１＠１ Ｃ１１ｌｌ
ＰｒｏｄｕｃｔｌｏｎＳｙｓｔｅｍ）Ｊ ： １９８４
年３月２置発行ｔＸ４，４３８，７２３号「マルチプル
チャンバデポジション及びアイソレーションシステム及
び方法（Ｍｕｌｔｉｐｌ＠Ｃｈａｍｂ＠ｒＤｅｐｏｓ１
ｔ１ｏｎ ａｎｄ ｌ１ｏｌａｔ１ｏｎ Ｓｙｓ
ｔｅｍ ａｎｄＭ＠ｔｈｏｄ）Ｊ ； １９８５年１
月８日発行第４，４９２，１８１号「タンデムアモルフ
ァス元起電力セルを連続的に製造する方法及び装置（Ｍ
＠ｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓｆｏｒ Ｃｏ
ｎｔｉｎｕｏｕｓｌｙ Ｐｒｏｄｕｅｌｎｇ Ｔａｎｄ
ａｍ Ａｍｏｒ−ｐｈｏｕｓ Ｐｈｏｔｏｖｏｌｔａｉ
ｃ Ｃｅ１１ｇ］。本明細書に参考として包含されるこ
れらの特許に開示されている如く、基板は一連のデボジ
ションチャンパヲ連続的に通過し得、各チャンバは特定
の材料のデポジションに使用される。
ている。１９８３年８月２３日発行、第４．４００，４
０９号［Ｐ−ドーグトシリコンフィルムの製法及び該フ
ィルムで形成されるデバイス（λＭｅｔｈｏｄ ｏｆ
Ｍａｋｉｎｇ Ｐ−Ｄｏｐｅｄ ５ｌｌｌｃｏｎ はｌ
ｍｓａｎｄ Ｄ＠ｖｉｃｅｓ Ｍａｄｅ Ｔｈ＠ｒｅｆ
ｒｏｍ） Ｊ ’、 １９８５年９月２４日発行第４，
５４２，７１１号［アモルファス半導体材料をデポジッ
トするための連続的７ステム（Ｃｏｎｔｉｎｕｏｕｓ
８ｙｓｔｅｍｉ ｆｏｒ Ｄ＊ｐｏａｉｔｌｎｇ人ｍｏ
ｒｐｈｏｕｍ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍａ
ｔ＊ｒ１ｍｌ）Ｊ ；１９８３年１０月１８日発行第
４，４１０，５５８号「連続的アモルファスノーラーセ
ル製造システム（Ｃｏ ｎ−ｔｌｎｕ、ｏｕａ Ａ＋
ｎｏｒｐｈｏｕｓ Ｓゝ６１＠１ Ｃ１１ｌｌ
ＰｒｏｄｕｃｔｌｏｎＳｙｓｔｅｍ）Ｊ ： １９８４
年３月２置発行ｔＸ４，４３８，７２３号「マルチプル
チャンバデポジション及びアイソレーションシステム及
び方法（Ｍｕｌｔｉｐｌ＠Ｃｈａｍｂ＠ｒＤｅｐｏｓ１
ｔ１ｏｎ ａｎｄ ｌ１ｏｌａｔ１ｏｎ Ｓｙｓ
ｔｅｍ ａｎｄＭ＠ｔｈｏｄ）Ｊ ； １９８５年１
月８日発行第４，４９２，１８１号「タンデムアモルフ
ァス元起電力セルを連続的に製造する方法及び装置（Ｍ
＠ｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓｆｏｒ Ｃｏ
ｎｔｉｎｕｏｕｓｌｙ Ｐｒｏｄｕｅｌｎｇ Ｔａｎｄ
ａｍ Ａｍｏｒ−ｐｈｏｕｓ Ｐｈｏｔｏｖｏｌｔａｉ
ｃ Ｃｅ１１ｇ］。本明細書に参考として包含されるこ
れらの特許に開示されている如く、基板は一連のデボジ
ションチャンパヲ連続的に通過し得、各チャンバは特定
の材料のデポジションに使用される。
第３図のＰ−Ｉ−ＮＰＪ５０を形成する場合には、単−
デポジションチャンバシステムを使用してパッチ処理を
行なってもよく、又はよシ好ましい方法として多重チャ
／パンステムを使用して第１デヤンパでＰ＋形アモルフ
ァスシリゴ／合金をデポジットし、第２チヤンバで真性
アモルファスシリコン合金をデポジットし、第３チヤン
バでｒ形アモルファスシリコン合金をデポジットするよ
う（してもよい。Ｎ−Ｉ−Ｐ層５２もデポジションＪ＠
序を逆にして同様に形成する。デポジットする各合金、
特に真性合金は高い純度を有さなければならないため、
真性デポジションチャンバのデポジション環境は他のチ
ャ／パ内の望ましくないドーピング成分から隔離してこ
れらドーピング成分が真性チャンバ内に拡散しないよう
にすることが好ましい。前出の諸特許出願に記載のシス
テムは主に光起電力セルの製造に係るが、チャ／パ相互
間の隔離がガスゲート、即ち単方向ガス流がそれを介し
て樹立され、且つ不活性ガスがそれを介して基板オ料り
エプの周りに流されるようなゲートえよって実現される
。
デポジションチャンバシステムを使用してパッチ処理を
行なってもよく、又はよシ好ましい方法として多重チャ
／パンステムを使用して第１デヤンパでＰ＋形アモルフ
ァスシリゴ／合金をデポジットし、第２チヤンバで真性
アモルファスシリコン合金をデポジットし、第３チヤン
バでｒ形アモルファスシリコン合金をデポジットするよ
う（してもよい。Ｎ−Ｉ−Ｐ層５２もデポジションＪ＠
序を逆にして同様に形成する。デポジットする各合金、
特に真性合金は高い純度を有さなければならないため、
真性デポジションチャンバのデポジション環境は他のチ
ャ／パ内の望ましくないドーピング成分から隔離してこ
れらドーピング成分が真性チャンバ内に拡散しないよう
にすることが好ましい。前出の諸特許出願に記載のシス
テムは主に光起電力セルの製造に係るが、チャ／パ相互
間の隔離がガスゲート、即ち単方向ガス流がそれを介し
て樹立され、且つ不活性ガスがそれを介して基板オ料り
エプの周りに流されるようなゲートえよって実現される
。
前出の諸特許文献では、広面積連続基板へのアモルファ
スシリコン合金材料のデポジションがプロセスガスのグ
ロー放電分解によって実施される。
スシリコン合金材料のデポジションがプロセスガスのグ
ロー放電分解によって実施される。
これらの方法のうちでは無線周波エネルギグロー放電プ
ロセスがアモルファス半導体の連続的ＩＩ！ｉ造に適し
ていることが判明した。アモルファス半導体合金及びデ
バイスの改良された製法の一例は１９８５年５月１４日
発行の米国特許第４．５１７，２２３号「マイクロ波エ
ネルギを使用するアモルファス半導体合金及びデバイス
の製法（Ｍｅｔｈｏｄ ｏｆＭａｋｉｎｇ Ａｍｏｒ
ｐｈｏａｍ Ｓ＠ｎ１ｃｏｎ４ｕｅｔｏｒ Ａ１１
ｏｙｓａｎｄ Ｄｅｖｉｃｅｓ Ｕｓｉｎｇ Ｍｉｃｒ
ｏｗａｖｅ Ｅｎｅｒｇｙ）Ｊに開示されている。この
方法はマイクロ波エネルギを使用して反応ガスを分解し
、より良いアモルファス半導体材料をデポジットせしめ
るものである。
ロセスがアモルファス半導体の連続的ＩＩ！ｉ造に適し
ていることが判明した。アモルファス半導体合金及びデ
バイスの改良された製法の一例は１９８５年５月１４日
発行の米国特許第４．５１７，２２３号「マイクロ波エ
ネルギを使用するアモルファス半導体合金及びデバイス
の製法（Ｍｅｔｈｏｄ ｏｆＭａｋｉｎｇ Ａｍｏｒ
ｐｈｏａｍ Ｓ＠ｎ１ｃｏｎ４ｕｅｔｏｒ Ａ１１
ｏｙｓａｎｄ Ｄｅｖｉｃｅｓ Ｕｓｉｎｇ Ｍｉｃｒ
ｏｗａｖｅ Ｅｎｅｒｇｙ）Ｊに開示されている。この
方法はマイクロ波エネルギを使用して反応ガスを分解し
、より良いアモルファス半導体材料をデポジットせしめ
るものである。
この方法を用いるとデポジション効率がかなシ向上し且
つ反応ガス供給ストックの使科が可能になる。マイクロ
波グロー放電プロセスは１９８５年５月７日発行米国特
許第４．５１５，１０７号［光起電力デバイスの改良製
造装置（人ｎ Ｉｍｐｒｏｖｅｄ Ａｐｐａｒａ−ｔｕ
ｓ ｆｏｒ ｔｈｅ Ｍａｎｕｆａｃｔｕｒｅ
ｏｆＰｈｏｔｏｖｏｌｔａｌｅＤＩＩマＩｅｅｓ）Ｊ
に記載の如きデバイス大量生産に使用し得、且つ１９８
５年６月４日発行米国特許第４，５２１，４４７号「マ
イクロ波を用いる積層アモルファス半導体合金の製造法
及び製造装置（Ｍｅｔｈｏｄａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒ １ｄａｋｉｎＩｒ Ｌａｙ＠ｒ＠ｄ
Ａｍｏｒ−ｐｈｏｕｓ Ｓ＊ｍ１ｅｏｎｄｕｅｔｏ
ｒ Ａ１１ａｙｓ Ｕｓｌｎｇ Ｍｌｅｒｏ−ｗａｖｅ
ｇｎｅｒｇｙ）Ｊに記載の如き積層構造の形成にも使
用し得る。
つ反応ガス供給ストックの使科が可能になる。マイクロ
波グロー放電プロセスは１９８５年５月７日発行米国特
許第４．５１５，１０７号［光起電力デバイスの改良製
造装置（人ｎ Ｉｍｐｒｏｖｅｄ Ａｐｐａｒａ−ｔｕ
ｓ ｆｏｒ ｔｈｅ Ｍａｎｕｆａｃｔｕｒｅ
ｏｆＰｈｏｔｏｖｏｌｔａｌｅＤＩＩマＩｅｅｓ）Ｊ
に記載の如きデバイス大量生産に使用し得、且つ１９８
５年６月４日発行米国特許第４，５２１，４４７号「マ
イクロ波を用いる積層アモルファス半導体合金の製造法
及び製造装置（Ｍｅｔｈｏｄａｎｄ Ａｐｐａｒａｔ
ｕｓ ｆｏｒ １ｄａｋｉｎＩｒ Ｌａｙ＠ｒ＠ｄ
Ａｍｏｒ−ｐｈｏｕｓ Ｓ＊ｍ１ｅｏｎｄｕｅｔｏ
ｒ Ａ１１ａｙｓ Ｕｓｌｎｇ Ｍｌｅｒｏ−ｗａｖｅ
ｇｎｅｒｇｙ）Ｊに記載の如き積層構造の形成にも使
用し得る。
第３図の各グログツマプルセル５４Ｖｉ２つの別個にプ
ログラムし得る背面配電セル部分即ちダイオードを有す
る。これはｍｌ、＋ｌＩから＠ｌＤ図に基づいて説明し
たプログラマブルデバイス１００等価ダイオード１２及
び１４に該当する。従ってセル５４は第１Ａ図から第１
Ｄ図について説明した方法と同じ方法でプログラムし得
、デバイス１００４つの別個に選択し得るグログ２Ａ可
能状態の各々を有することになる。各セル５４は形成後
第１人図と第４図の５４１に示されている如き電気的性
質を有する。プログラミング電圧を印加しなければセル
５４はこの切状態を保持するように選択的にグログ２ム
される。一方、所定のセル５４に対応する線３４及び３
８に、正の電圧が線３８に印加されるような状態でプロ
グラミング１黒を印加すると、この所定セルは第４図５
４ｂの如き４に特性、即ち電流を線３８から線３４へよ
りも線３４から線３８への方向でよシ容易に流れるよう
にする特性を有すべく選択的にプログラムされる。また
、プログラミング電圧を逆の方向に印加すると、セル５
４は第４図５４ｅの如き特性、即ち？を流を線３４から
線３８への方向よりもその逆の方向でよシ容易に流れる
ようにする特性を有するようにプログラムされる。更Ｋ
、プログラミング電圧を両方向でセル５４に印加すると
、該セルは第４図の５４ｄの如き特性、即ち？ＩＣ流を
線３４及び３８間で両方向に比較的良く流れるようＫす
る特性を有するようにプログラムされる。
ログラムし得る背面配電セル部分即ちダイオードを有す
る。これはｍｌ、＋ｌＩから＠ｌＤ図に基づいて説明し
たプログラマブルデバイス１００等価ダイオード１２及
び１４に該当する。従ってセル５４は第１Ａ図から第１
Ｄ図について説明した方法と同じ方法でプログラムし得
、デバイス１００４つの別個に選択し得るグログ２Ａ可
能状態の各々を有することになる。各セル５４は形成後
第１人図と第４図の５４１に示されている如き電気的性
質を有する。プログラミング電圧を印加しなければセル
５４はこの切状態を保持するように選択的にグログ２ム
される。一方、所定のセル５４に対応する線３４及び３
８に、正の電圧が線３８に印加されるような状態でプロ
グラミング１黒を印加すると、この所定セルは第４図５
４ｂの如き４に特性、即ち電流を線３８から線３４へよ
りも線３４から線３８への方向でよシ容易に流れるよう
にする特性を有すべく選択的にプログラムされる。また
、プログラミング電圧を逆の方向に印加すると、セル５
４は第４図５４ｅの如き特性、即ち？を流を線３４から
線３８への方向よりもその逆の方向でよシ容易に流れる
ようにする特性を有するようにプログラムされる。更Ｋ
、プログラミング電圧を両方向でセル５４に印加すると
、該セルは第４図の５４ｄの如き特性、即ち？ＩＣ流を
線３４及び３８間で両方向に比較的良く流れるようＫす
る特性を有するようにプログラムされる。
（以１・余白）
第３図の具体例でＰ”形層４０．４８とＮ＋形層４４．
４５とは夫々膜厚約２０ＯＡである。真性功 層即ちＩ形層４２．４６は夫ｈｙｘ＃￥ｏｏｏ又である
。ダイオード１２と１４との間に金属部３９がスダイオ
ードの整流特性を破壊するプログラミング電流を導電金
属によって該ダイオード対の厘バイアスダイオードの断
面の広い範囲に分布させることである。これにより、ｊ
＠バイアスダイオード内のプログラミング電流の密度が
低くなり頴バイアスダイオードの導電特性の永久的変化
が生じなｔ′ｌ。
４５とは夫々膜厚約２０ＯＡである。真性功 層即ちＩ形層４２．４６は夫ｈｙｘ＃￥ｏｏｏ又である
。ダイオード１２と１４との間に金属部３９がスダイオ
ードの整流特性を破壊するプログラミング電流を導電金
属によって該ダイオード対の厘バイアスダイオードの断
面の広い範囲に分布させることである。これにより、ｊ
＠バイアスダイオード内のプログラミング電流の密度が
低くなり頴バイアスダイオードの導電特性の永久的変化
が生じなｔ′ｌ。
第３図に示す本発明の具体例に於いて、所与のプログラ
マブルセル５４の逆バイアスダイオードをプログラムす
るために約５０Ｖのプログラム用電圧で十分である。セ
ルの順バイアスダイオードの導電特性の望ましくない変
化を阻止するために。
マブルセル５４の逆バイアスダイオードをプログラムす
るために約５０Ｖのプログラム用電圧で十分である。セ
ルの順バイアスダイオードの導電特性の望ましくない変
化を阻止するために。
プログラム用電流を例えば１０ミリアンペア／ｃｌＬ！
の如（該ダイオードの過熱又は相変化を阻止するに十分
な低い値に制限する。かかる電流制限は。
の如（該ダイオードの過熱又は相変化を阻止するに十分
な低い値に制限する。かかる電流制限は。
プログラム用電流を与える回路の通路に電流制限用抵抗
器を挿入することによって容易に達成される。
器を挿入することによって容易に達成される。
第３図の具体例で、プログラマブルセル５４は。
相変化材料たる水素とフッ素との一方又は双方を含有す
る堆積アモルファスシリコン合金から形成される。本発
明の別の具体例では相変化性半導体層４０，４２．４４
，４５．４６及び４８がシリコンゲルマニウム合金を含
む堆積ゲルマニウム合金から形成される。スタンフォー
ド アール オプシンスキー（５ｔａｎｆｏｒｄ−Ｒ，
０ｖｓｋｉｎｓｋｙ ）名優の１９７０年９月２２日の
米国特ＦＦ第３，５３０，４４１号、【該特許は本発明
の出願人に譲渡されており。
る堆積アモルファスシリコン合金から形成される。本発
明の別の具体例では相変化性半導体層４０，４２．４４
，４５．４６及び４８がシリコンゲルマニウム合金を含
む堆積ゲルマニウム合金から形成される。スタンフォー
ド アール オプシンスキー（５ｔａｎｆｏｒｄ−Ｒ，
０ｖｓｋｉｎｓｋｙ ）名優の１９７０年９月２２日の
米国特ＦＦ第３，５３０，４４１号、【該特許は本発明
の出願人に譲渡されており。
ここに引用したことによって本明細書に含まれるものと
する）は相変化材料を開示しており、開示された材料は
。
する）は相変化材料を開示しており、開示された材料は
。
有する実質的に無秩序で全体的にアモルファスの構造と
。
。
１ｂ１より高秩序の状態
との間で変化し得る材料である。相変化は、より高秩序
な状態での材料が実質的に無秩序で全体的にアモルファ
スであるような実質的に短距離内の変化でもよ（、又は
、結晶質状態もしくは擬似結晶質状態に帰着するような
短距離秩序から長距離秩序への変化でもよい。これら構
造的変化は全て少（とも１つの局部秩序及び／又は局在
結合の変化を含む。構造的変化を構成する局部秩序及び
／又は局在結合の変化は微妙な変化であってもよく。
な状態での材料が実質的に無秩序で全体的にアモルファ
スであるような実質的に短距離内の変化でもよ（、又は
、結晶質状態もしくは擬似結晶質状態に帰着するような
短距離秩序から長距離秩序への変化でもよい。これら構
造的変化は全て少（とも１つの局部秩序及び／又は局在
結合の変化を含む。構造的変化を構成する局部秩序及び
／又は局在結合の変化は微妙な変化であってもよく。
電気的特性又は光学的特性の如き材料特性の過激な変化
を生じさせる。従ってかかる構造的変化の測定又は検出
に上記の如き材料特性を容易に利用し得る。
を生じさせる。従ってかかる構造的変化の測定又は検出
に上記の如き材料特性を容易に利用し得る。
本発明の範囲は相変化材料から形成されるプログラマブ
ル回路素子に限定されない。しかし乍らかかる相変化材
料はこの用途に対して明白な利点をい（つか有する。第
１の利点は、結晶質半導体材料が通常は精密に成長させ
る必要があることと対照的に相変化アモルファス半導体
材料は基板又はそれ以外の集積回路層に容易に堆積する
。第２の利点は、多（の相変化材料に於いては、その一
部分に十分な電圧及び電流を作用させると、前記の如（
材料が比較的無秩序の高抵抗状態からより高秩序でより
結晶質の低抵抗状態に変化する。従って、かかる相変化
材料から形成されたダイオードが十分なプログラム用電
圧と電流とによって整流状態から非整流状態にプログラ
ムされると、ダイオードの１つ以上の半導体接合の整流
性が破壊されるだけでなくダイオードの相変化材料の一
部分の状態がより無秩序な状態からより高秩序な状態に
変化して導電率が増加する。
ル回路素子に限定されない。しかし乍らかかる相変化材
料はこの用途に対して明白な利点をい（つか有する。第
１の利点は、結晶質半導体材料が通常は精密に成長させ
る必要があることと対照的に相変化アモルファス半導体
材料は基板又はそれ以外の集積回路層に容易に堆積する
。第２の利点は、多（の相変化材料に於いては、その一
部分に十分な電圧及び電流を作用させると、前記の如（
材料が比較的無秩序の高抵抗状態からより高秩序でより
結晶質の低抵抗状態に変化する。従って、かかる相変化
材料から形成されたダイオードが十分なプログラム用電
圧と電流とによって整流状態から非整流状態にプログラ
ムされると、ダイオードの１つ以上の半導体接合の整流
性が破壊されるだけでなくダイオードの相変化材料の一
部分の状態がより無秩序な状態からより高秩序な状態に
変化して導電率が増加する。
第８図は第３図の集積回路から構成されたメモリ回路６
０の概略説明図である。回路６０は、第３図に示すタイ
プの複数個の縦方向アドレスライン即ち列ライン３４と
、同じく第３図に示すタイプの複数個の横方向アドレス
ライン即ち行ライン３８とを含む。列ライン３４と行ラ
イン３８との交点に前記のタイプのプログラマブルセル
３４が配置されている。選択された行及び列にプログラ
ム用電圧を供給し夫々の交点の個別セル５４をプログラ
ムするために１行ラインのデコーダ６２と列ラインのデ
コーダ６４とが使用されている。双方のデコーダはまた
１選択された行ライン及び列ラインに読取電圧を印加す
るために使用される。
０の概略説明図である。回路６０は、第３図に示すタイ
プの複数個の縦方向アドレスライン即ち列ライン３４と
、同じく第３図に示すタイプの複数個の横方向アドレス
ライン即ち行ライン３８とを含む。列ライン３４と行ラ
イン３８との交点に前記のタイプのプログラマブルセル
３４が配置されている。選択された行及び列にプログラ
ム用電圧を供給し夫々の交点の個別セル５４をプログラ
ムするために１行ラインのデコーダ６２と列ラインのデ
コーダ６４とが使用されている。双方のデコーダはまた
１選択された行ライン及び列ラインに読取電圧を印加す
るために使用される。
これにより、該選択ラインに流れる電流は、それらの交
点のプログラマブルセルがプログラム済であるか否かを
示す、デコーダ６２．６４は別々の集積回路チップ上の
結晶質半導体材料がライン３４．３Ｒとの接触を形成す
るように降斜的に結合されて（ａｏＷｒｌ−ｂｏｎｄｐ
ｄ ）形成されたものでもよい、この結合は、第１８図
、第２３図、第２４図及び第２５図に基いて後述する方
法と同様の方法で行なわれる。
点のプログラマブルセルがプログラム済であるか否かを
示す、デコーダ６２．６４は別々の集積回路チップ上の
結晶質半導体材料がライン３４．３Ｒとの接触を形成す
るように降斜的に結合されて（ａｏＷｒｌ−ｂｏｎｄｐ
ｄ ）形成されたものでもよい、この結合は、第１８図
、第２３図、第２４図及び第２５図に基いて後述する方
法と同様の方法で行なわれる。
メモリデバイスに用いられる場合の本発明の重要な特徴
は、プログラマブルセル５４の各々が第１Ａ−ＩＢ、Ｉ
Ｃ及びＩＤ図に示す異なる４つの状態のうちのいかなる
状態をも記憶し得ることである。。このため各プログラ
マブルセルは等価２ビット２進情報を記はし得る、 次に第９図は本発明の集積回路７０の別の具体例の一部
を示す。集積回路７０は第３図の構造と実質的に等しい
セル構造を有するが、但し１回路７０は、付加的なプロ
グラマブル層３６を含みまた導電ライン３８の上方に付
加的導電ライン群８２を含む。上部プログラマブル層３
６とライン８２とは第３図に関して説明した下部プログ
ラマブル層３６とライン３８と同様に構成されている。
は、プログラマブルセル５４の各々が第１Ａ−ＩＢ、Ｉ
Ｃ及びＩＤ図に示す異なる４つの状態のうちのいかなる
状態をも記憶し得ることである。。このため各プログラ
マブルセルは等価２ビット２進情報を記はし得る、 次に第９図は本発明の集積回路７０の別の具体例の一部
を示す。集積回路７０は第３図の構造と実質的に等しい
セル構造を有するが、但し１回路７０は、付加的なプロ
グラマブル層３６を含みまた導電ライン３８の上方に付
加的導電ライン群８２を含む。上部プログラマブル層３
６とライン８２とは第３図に関して説明した下部プログ
ラマブル層３６とライン３８と同様に構成されている。
上部プログラマブル層３６は２つのダイオード層５２．
５０を含んでおり、これらの層は、複数個の別々にプロ
グラムできるプロゲラ１プルセル５４を形成しており、
各セルはライン３８と２イン８２との間で個別金属部３
９によって分離された背向形ダイオード１２．１４を有
する。第９図には図示していないがライン３Ｂによって
形成される表面は、上部プログラマブル層３６が上部に
堆積される前に第５図及び第６図に関して説明したよう
にポリイミドで平滑化される。更に、上部ライン群８２
は、不動態化するために第５図の場合と同様にし℃ポリ
イミドの非エッチ層３７で被覆される。
５０を含んでおり、これらの層は、複数個の別々にプロ
グラムできるプロゲラ１プルセル５４を形成しており、
各セルはライン３８と２イン８２との間で個別金属部３
９によって分離された背向形ダイオード１２．１４を有
する。第９図には図示していないがライン３Ｂによって
形成される表面は、上部プログラマブル層３６が上部に
堆積される前に第５図及び第６図に関して説明したよう
にポリイミドで平滑化される。更に、上部ライン群８２
は、不動態化するために第５図の場合と同様にし℃ポリ
イミドの非エッチ層３７で被覆される。
第９図の回路素子の等側口路概略図を示す第１０図によ
れば、集積回路７０は３組のラインや即ち第１組３４と
第２組３Ｂ（この組のラインは１つだけ図示されている
）とｒ第３組８２とを含む。各組はプログラマブル層３
６によって分離されており１層３４は隣接する組のライ
ン間の各交点に個別プログラマブルセル５４を形成する
。ライン３４はライン３８に垂直でありライン８２に平
行である。
れば、集積回路７０は３組のラインや即ち第１組３４と
第２組３Ｂ（この組のラインは１つだけ図示されている
）とｒ第３組８２とを含む。各組はプログラマブル層３
６によって分離されており１層３４は隣接する組のライ
ン間の各交点に個別プログラマブルセル５４を形成する
。ライン３４はライン３８に垂直でありライン８２に平
行である。
集積回路７０は多層メモリデバイスを形成しており、デ
バイスの各層は第３．４及び８図に関して前述した層と
同様である。第８図に関して前述したように選択ライン
３８と選択ライン３４との間にプログラム用電圧又は読
取電圧を印加することによってライン３８と３４との間
に位置するプログラマブルセル５４の下部層にビットを
記憶すること又は該下部層からビットを読取ることが可
能である。同様にして所与のライン３８と所与のライン
８２との間に同様の電圧を印加することによってライン
３８とライン８２との間に位置するプログラマブルセル
５４の上部層でのビットの記憶又は読取が可能である。
バイスの各層は第３．４及び８図に関して前述した層と
同様である。第８図に関して前述したように選択ライン
３８と選択ライン３４との間にプログラム用電圧又は読
取電圧を印加することによってライン３８と３４との間
に位置するプログラマブルセル５４の下部層にビットを
記憶すること又は該下部層からビットを読取ることが可
能である。同様にして所与のライン３８と所与のライン
８２との間に同様の電圧を印加することによってライン
３８とライン８２との間に位置するプログラマブルセル
５４の上部層でのビットの記憶又は読取が可能である。
従って回路７０の各ライン３８は対応するライン３４又
は８２のいずれに適当な電位が作用したかに従って下方
又は上方のプログラマブルセル内のセルをアドレススル
。
は８２のいずれに適当な電位が作用したかに従って下方
又は上方のプログラマブルセル内のセルをアドレススル
。
第１５図に示す如くプログラマブルセルの層を上下に３
つ以上積層してもよい。この場合には中間の導電ライン
の組の各々が上方及び上方の双方のプログラマブルセル
をアドレスするために使用される。
つ以上積層してもよい。この場合には中間の導電ライン
の組の各々が上方及び上方の双方のプログラマブルセル
をアドレスするために使用される。
次に第１１図は、電子論理設計の分野で公知の一紋型プ
ログラマプル論理アレイ即ちｐＬＡの概略説明図である
。この−紋型ＰＬＡは第９図に示すタイプの構造を使用
し本発明に従って構成されたものである。
ログラマプル論理アレイ即ちｐＬＡの概略説明図である
。この−紋型ＰＬＡは第９図に示すタイプの構造を使用
し本発明に従って構成されたものである。
ＰＬＡ９０は２つの基本部即ち平面ＡＮＤ素子９２と平
面ＯＲ素子９４とから成る。これらは以後、夫々ＡＮＤ
面９２及び０８面９４と相称する。
面ＯＲ素子９４とから成る。これらは以後、夫々ＡＮＤ
面９２及び０８面９４と相称する。
第８図の構造を使用して第１１図の回路を形成すると、
ＡＮＤ面９２は第１組の導電ライン３４と第２組の導電
ライン３８との交点から形成される。
ＡＮＤ面９２は第１組の導電ライン３４と第２組の導電
ライン３８との交点から形成される。
同様にしてＯＲ面９４Ｇ家第２組の導電ライン３Ｂと第
３組の導電ライン８２との交点から形成される。ＡＮＤ
面９面内２内イン３４と３８との間に位置するプログラ
マブル層３６は０個別ライン３４を０８面９４の選択ラ
イン３８にプログラム可能に接続する手段を形成する。
３組の導電ライン８２との交点から形成される。ＡＮＤ
面９面内２内イン３４と３８との間に位置するプログラ
マブル層３６は０個別ライン３４を０８面９４の選択ラ
イン３８にプログラム可能に接続する手段を形成する。
同様にして上部プログラマブル層３６は個別ライン８２
を選択ライン３Ｂにプログラム可能に接続する手段を形
成する。ライン３４がＰＬＡの入力を形成しライ／８２
がＰＬＡの出力を形成する。
を選択ライン３Ｂにプログラム可能に接続する手段を形
成する。ライン３４がＰＬＡの入力を形成しライ／８２
がＰＬＡの出力を形成する。
ライン３８はＡＮＤ面９２の出力及びＯＲ而面４の入力
として機能しており、全部の入力の最１Ｊ１２進値を有
する２進積（論理覆関数）であるから最小項ライン（ｍ
ｉｎｔｓｒｍ １ｉｎｅ ）と相称される。
として機能しており、全部の入力の最１Ｊ１２進値を有
する２進積（論理覆関数）であるから最小項ライン（ｍ
ｉｎｔｓｒｍ １ｉｎｅ ）と相称される。
最小項ライン３Ｂの各々はプルアップ抵抗器（ｐｕｌｌ
−ｕｐ ｒｅｓｉｓｔｏｒ ） ９６を介して正電圧源
に接続されている。項Ｊ、Ｊ２．Ｊ３の各々はＪ−にフ
リップフロップ９Ｂへの入力である。これらフリップフ
ロップは、入力順、Ｔ、、Ｊ、及びＪ、の各々をラッチ
し、増幅し、各入力順とその逆数とを夫々の２イン３４
に与えるべく機絆する。ＡＮＤ面９２をプログラムする
には、最小項ラインから入力ラインに電流を通すが逆方
向には通さないダイオードを介してライン３４のうちの
選択されたラインを選択された最小項ラインＭ、、Ｍ、
、Ｍ、。
−ｕｐ ｒｅｓｉｓｔｏｒ ） ９６を介して正電圧源
に接続されている。項Ｊ、Ｊ２．Ｊ３の各々はＪ−にフ
リップフロップ９Ｂへの入力である。これらフリップフ
ロップは、入力順、Ｔ、、Ｊ、及びＪ、の各々をラッチ
し、増幅し、各入力順とその逆数とを夫々の２イン３４
に与えるべく機絆する。ＡＮＤ面９２をプログラムする
には、最小項ラインから入力ラインに電流を通すが逆方
向には通さないダイオードを介してライン３４のうちの
選択されたラインを選択された最小項ラインＭ、、Ｍ、
、Ｍ、。
Ｍ、及びＭ６に接続する。これにより第１２図に示す如
く、所与の最小項ライン例えば最小項ラインＭ、の値が
、前記の如きダイオードを介して該最小項ラインに接続
された各入力の２進積（ＡＮＤ関数）に等しい値になる
。前記入力の各々と最小項ラインＭ８との間の交点で第
１２図に示す方向の導通が生じるようにセル５４をプロ
グラムすることによって入カラインＱユ＋ Ｑ ２及び
ｉ は最小項ラインＭ１に接続される。全ての他の入力
ラインは、該入力ラインと初期状態に維持されたライン
Ｍ、との交点にプログラマブルセルを有する。
く、所与の最小項ライン例えば最小項ラインＭ、の値が
、前記の如きダイオードを介して該最小項ラインに接続
された各入力の２進積（ＡＮＤ関数）に等しい値になる
。前記入力の各々と最小項ラインＭ８との間の交点で第
１２図に示す方向の導通が生じるようにセル５４をプロ
グラムすることによって入カラインＱユ＋ Ｑ ２及び
ｉ は最小項ラインＭ１に接続される。全ての他の入力
ラインは、該入力ラインと初期状態に維持されたライン
Ｍ、との交点にプログラマブルセルを有する。
ラインの初期状態とは、ラインの入力が最小項ラインか
ら事実上分離している状態である。最小項ラインＭ、に
プログラム可能に接続された入力Ｑｌ。
ら事実上分離している状態である。最小項ラインＭ、に
プログラム可能に接続された入力Ｑｌ。
Ｑ、又はＱ、のいずれかが低電圧を有するとき、この低
電圧はラインＭ１かも電流を引込む。このためプルアッ
プ抵抗器９６で電圧降下が生じ、従って前記ラインが低
い値に引下げられる。従って、最小項ラインＭ１は、該
ラインに接続された全部の入力が「高（ｂｔｇｈ）Ｊの
ときにのみ高電圧を有してＡＮＤゲートとして作用する
。
電圧はラインＭ１かも電流を引込む。このためプルアッ
プ抵抗器９６で電圧降下が生じ、従って前記ラインが低
い値に引下げられる。従って、最小項ラインＭ１は、該
ラインに接続された全部の入力が「高（ｂｔｇｈ）Ｊの
ときにのみ高電圧を有してＡＮＤゲートとして作用する
。
０８面９４の動作もＡＮＤ面９２の動作と多少似ている
。ＯＲ面は出力ライン８２を有しており、該出力ライン
の各々は、該ラインに接続された最小項ライン３８の２
進和即ち論理和関数に等しい値を有する・出力ライン８
２の各々はプルダウン抵抗器１００を介してアースされ
ている。所与の出力ライン５ＺＶｃ！！続される最小項
ライン３８の各々は、最小項ラインから出力ラインに電
流な通すが逆方向には通さないようにプログラムされた
プログラマブルセル５４を介して該出力ライン８２に接
続されている。所与の出力ラインには接続されない筈の
最小項ラインは、該最小項ラインと初期プログラミング
状態を維持する出力ラインと間に配置されたプログラマ
ブルセル５４を有する。初期プログラミング状態とは、
最小項ラインと出力ラインとが実際に接続されていない
状態である。所与の出力ライン８２に接続された最小項
ライン３８のいずれかが高電圧を有するとき、この高電
圧がライン８２に電流を供給し、抵抗器１００で電流降
下を増加させライン８２の電圧な；＃Ｊ１！圧レベルに
引上げる・抵抗器１００は、該抵抗器の入力全部が「低
（ｌｏｖｒ）Ｊのときにのみ出力ライン８２の電圧を引
下げる。従ってライン８２の電圧は、該ラインに接続さ
れた入力のいずれかが高であれば常に高であり、該ライ
ンの入力全部に低になったときにのみ低になる。これに
より所与の出力ライン８２は、該出力ラインに接続され
た最小項ラインの最大２進値に等しい２進値を有゛
し得る。このような理由から出力ライン８２は最大項ラ
イン（ｍａｘｔｓｒｍ １ｉｎｅ ）と相称される。
。ＯＲ面は出力ライン８２を有しており、該出力ライン
の各々は、該ラインに接続された最小項ライン３８の２
進和即ち論理和関数に等しい値を有する・出力ライン８
２の各々はプルダウン抵抗器１００を介してアースされ
ている。所与の出力ライン５ＺＶｃ！！続される最小項
ライン３８の各々は、最小項ラインから出力ラインに電
流な通すが逆方向には通さないようにプログラムされた
プログラマブルセル５４を介して該出力ライン８２に接
続されている。所与の出力ラインには接続されない筈の
最小項ラインは、該最小項ラインと初期プログラミング
状態を維持する出力ラインと間に配置されたプログラマ
ブルセル５４を有する。初期プログラミング状態とは、
最小項ラインと出力ラインとが実際に接続されていない
状態である。所与の出力ライン８２に接続された最小項
ライン３８のいずれかが高電圧を有するとき、この高電
圧がライン８２に電流を供給し、抵抗器１００で電流降
下を増加させライン８２の電圧な；＃Ｊ１！圧レベルに
引上げる・抵抗器１００は、該抵抗器の入力全部が「低
（ｌｏｖｒ）Ｊのときにのみ出力ライン８２の電圧を引
下げる。従ってライン８２の電圧は、該ラインに接続さ
れた入力のいずれかが高であれば常に高であり、該ライ
ンの入力全部に低になったときにのみ低になる。これに
より所与の出力ライン８２は、該出力ラインに接続され
た最小項ラインの最大２進値に等しい２進値を有゛
し得る。このような理由から出力ライン８２は最大項ラ
イン（ｍａｘｔｓｒｍ １ｉｎｅ ）と相称される。
第１１．１２及び１３図に示すＰＬＡは、最小に等しく
なり最小項ラインＭ４がＱ、とＱ、との論理積Ｑ、・Ｑ
３に等しくなり最小項ラインＭ、がｑ。
なり最小項ラインＭ４がＱ、とＱ、との論理積Ｑ、・Ｑ
３に等しくなり最小項ラインＭ、がｑ。
とＱ、との論理積Ｑ、・Ｑ３に等しくなるようにプログ
ラムされている。その結果、出力ライン８２の最大項Ｊ
１１は最小項ＭＩ ’ Ｍ４ ＊ Ｍ ｓの論理和即
ち（１゜ 第１１図に示すタイプのプログラマブル論理アレイ（Ｐ
ＬＡ）は広い範囲の論理機能を示すようにプログラムさ
れ得る。特にかかるＲＬＡは反転入力を使用するとＡＮ
Ｄゲート及びＯＲゲートの機泰ｐ 能だけでなく Ｎ ＯＲ，ＮＡＮＤ、Ｘ ＯＢ−（ｚＪ
七５排他的ＯＲのゲート機能を実行し得る。
ラムされている。その結果、出力ライン８２の最大項Ｊ
１１は最小項ＭＩ ’ Ｍ４ ＊ Ｍ ｓの論理和即
ち（１゜ 第１１図に示すタイプのプログラマブル論理アレイ（Ｐ
ＬＡ）は広い範囲の論理機能を示すようにプログラムさ
れ得る。特にかかるＲＬＡは反転入力を使用するとＡＮ
Ｄゲート及びＯＲゲートの機泰ｐ 能だけでなく Ｎ ＯＲ，ＮＡＮＤ、Ｘ ＯＢ−（ｚＪ
七５排他的ＯＲのゲート機能を実行し得る。
次に、本発明の重要な特徴を示す第１４図について説明
する。第９図及び第１０図で示したように本発明では、
ＰＬＡの入力ライン３４、最小項ライン３８及び最大項
即ち出力ライン８２を鉛直方向で互いに上下に配置し、
これらのラインの交点でＡＮＤ面９２とＯＲ千画面９４
が上下に直接型なるように構成することが可能である。
する。第９図及び第１０図で示したように本発明では、
ＰＬＡの入力ライン３４、最小項ライン３８及び最大項
即ち出力ライン８２を鉛直方向で互いに上下に配置し、
これらのラインの交点でＡＮＤ面９２とＯＲ千画面９４
が上下に直接型なるように構成することが可能である。
このようにＡＮＤ面とＯＲ面とが上下に直接型なるＰＬ
Ａの形状を本発明の発明人等は折畳み（ｆｏｌｄｅｄ
）ＰＬＡと相称する。かかる折畳みＰＬＡが第１４図に
概略的に示される。かかる折畳みＰＬＡの利点は単位面
積当りの回路密度をほぼ２倍にできることである。
Ａの形状を本発明の発明人等は折畳み（ｆｏｌｄｅｄ
）ＰＬＡと相称する。かかる折畳みＰＬＡが第１４図に
概略的に示される。かかる折畳みＰＬＡの利点は単位面
積当りの回路密度をほぼ２倍にできることである。
次に第１５図は、本発明の集積回路セル構造１１０の具
体例の一部分を示す。回路１１０は第９図の回路フ０に
等しいが、但し、プログラマブルセル５４の層が回路７
ｏで２つであるのに対して回路１１０では６つである。
体例の一部分を示す。回路１１０は第９図の回路フ０に
等しいが、但し、プログラマブルセル５４の層が回路７
ｏで２つであるのに対して回路１１０では６つである。
第１６図は第１Ｓ図の回路素子の等側口路概略図である
。第１５図及び第１６図で示すように、回路１１０はプ
ログラマブルセルの層を３つの完全なプロゲラ１プル論
理アレイ（ＰＬＡ）層１２０，１２２及び１２４を形成
するに十分な数だけ備える。第１即ち下部ＰＬＡ層１２
０は、第１組の入力ライン３４と１組の中間即ち最小項
ライン３８と１組の出力ライン８２とを有する。＠ ２
ｊ！Ｉｌｌち上部ＰＩ、Ａ層１２２は、第１組の入力
ライン１１４と第２組の最小項ライン１１６と第３組の
出力ライン１１Ｂとを有する。上部ＰＬＡ層１２０と下
部ＰＬＡ層１２２との中間に相互接続ＰＬＡＩｉｉ１２
４が設けられている。相互接読ＰＬＡ層１２４では、下
部の１組のラインが下部ＰＬＡ層の出力ライン８２から
成り上部の１組のラインが上部ＰＬＡ層１２２の入力ラ
イン１１４から成り、それらの中間に１組の中間ライン
１１２を備える。ＰＬＡ層１２０゜１２２及び１２４の
各々は実質的に等しい構造を有する。ｐＬＡ層１２０，
１２２，１２４の各々に於いて２つの隣り合５組のライ
ンは、複数の個別金属部３９で分離された２つの背向形
ダイオード層５０を含むプログラマブル層３６で互い九
分離されている。前記の如（、プログラマブル層３６の
各々は、Ｐ４４層４０と工形層４２とＮ＋形層４４．４
５と第２の工形層４６と第２のＰ形層４Ｂとを含む６層
のアモルファス半導体合金材料から形成されている。ポ
リイミド３７で分離された金属部３９を含む層は、２つ
のＮ＋形層４４と４５との間に配置されている。ＰＬＡ
層１２０゜１２２及び１２４の各々は、第９図に示す同
様の多層構造と同様の方法でプログラマブルメモリアレ
イ又はプログラマブル論理アレイとして機能し得る多層
構造を形成している。
。第１５図及び第１６図で示すように、回路１１０はプ
ログラマブルセルの層を３つの完全なプロゲラ１プル論
理アレイ（ＰＬＡ）層１２０，１２２及び１２４を形成
するに十分な数だけ備える。第１即ち下部ＰＬＡ層１２
０は、第１組の入力ライン３４と１組の中間即ち最小項
ライン３８と１組の出力ライン８２とを有する。＠ ２
ｊ！Ｉｌｌち上部ＰＩ、Ａ層１２２は、第１組の入力
ライン１１４と第２組の最小項ライン１１６と第３組の
出力ライン１１Ｂとを有する。上部ＰＬＡ層１２０と下
部ＰＬＡ層１２２との中間に相互接続ＰＬＡＩｉｉ１２
４が設けられている。相互接読ＰＬＡ層１２４では、下
部の１組のラインが下部ＰＬＡ層の出力ライン８２から
成り上部の１組のラインが上部ＰＬＡ層１２２の入力ラ
イン１１４から成り、それらの中間に１組の中間ライン
１１２を備える。ＰＬＡ層１２０゜１２２及び１２４の
各々は実質的に等しい構造を有する。ｐＬＡ層１２０，
１２２，１２４の各々に於いて２つの隣り合５組のライ
ンは、複数の個別金属部３９で分離された２つの背向形
ダイオード層５０を含むプログラマブル層３６で互い九
分離されている。前記の如（、プログラマブル層３６の
各々は、Ｐ４４層４０と工形層４２とＮ＋形層４４．４
５と第２の工形層４６と第２のＰ形層４Ｂとを含む６層
のアモルファス半導体合金材料から形成されている。ポ
リイミド３７で分離された金属部３９を含む層は、２つ
のＮ＋形層４４と４５との間に配置されている。ＰＬＡ
層１２０゜１２２及び１２４の各々は、第９図に示す同
様の多層構造と同様の方法でプログラマブルメモリアレ
イ又はプログラマブル論理アレイとして機能し得る多層
構造を形成している。
次に第１７図は、極めて複雑な機能を実行し得る組合せ
形プログラマブル論理回路を形成するために相互接続Ｐ
ＬＡ層１２４を用いたＰＬＡ層１２０と１２２との接続
方法を示す。第１７図は第１５図の多層回路１１０の概
略説明図であり。
形プログラマブル論理回路を形成するために相互接続Ｐ
ＬＡ層１２４を用いたＰＬＡ層１２０と１２２との接続
方法を示す。第１７図は第１５図の多層回路１１０の概
略説明図であり。
判り易いように連続する組のライン間の交差平面が互い
ＫＦｊ＆間して示されている。ライン３４と３８との交
点は領域１２６に概略的に示されており、ライン３８と
８２との交感は領域１２８、ライン８２と１１２との交
点は領域１３０．ライン１１２と１１４との交点は領域
１３２、ライン１１４と１１６との交点は領域１３４及
びライン１１６と１１８との交点は領域１３６に概略的
に示されている。しかし乍らこれら交差平面の各々が上
下に直接配置されていることが理解されよう。
ＫＦｊ＆間して示されている。ライン３４と３８との交
点は領域１２６に概略的に示されており、ライン３８と
８２との交感は領域１２８、ライン８２と１１２との交
点は領域１３０．ライン１１２と１１４との交点は領域
１３２、ライン１１４と１１６との交点は領域１３４及
びライン１１６と１１８との交点は領域１３６に概略的
に示されている。しかし乍らこれら交差平面の各々が上
下に直接配置されていることが理解されよう。
例えば第１７図で点線で示す円１３８ａは図示の最下位
のライン８２＆とライン１１２との交点を示し、点線で
示す円１３８ｂは図示の最下位のライン１１４と同じラ
イン１１２との交点を示す。
のライン８２＆とライン１１２との交点を示し、点線で
示す円１３８ｂは図示の最下位のライン１１４と同じラ
イン１１２との交点を示す。
第４７図では円１３８ａと１３８ｂとは互いにシフトし
ているが、これらの円が示す交点は実際には回路１１０
内に互いに真上及び真下になるように配置されており同
じ場所でライン１１２と接触している。
ているが、これらの円が示す交点は実際には回路１１０
内に互いに真上及び真下になるように配置されており同
じ場所でライン１１２と接触している。
第１７図に示す如（，１組の入力ラッチ１４０が下部Ｐ
ＬＡ層１２０の入力ライン３４に接続され、１組の出力
ラッチ１４２がこの層の出力ライン８２に接続されてい
る。同様に、１組の入力ラッチ１４４が上部ＰＬＡ層１
２２の入力ライン１１４に接続され、１組の出力ランチ
１４６がこの層の出力ライン１１８に接続されている。
ＬＡ層１２０の入力ライン３４に接続され、１組の出力
ラッチ１４２がこの層の出力ライン８２に接続されてい
る。同様に、１組の入力ラッチ１４４が上部ＰＬＡ層１
２２の入力ライン１１４に接続され、１組の出力ランチ
１４６がこの層の出力ライン１１８に接続されている。
第１８図に概略的に示す回路１１０の具体例に於いて、
ラッチ１４０，１４２，１４４，１４６は個別集積回路
に配置されており、従ってこれら集積回路も符号１４０
，１４２，１４４．１４６で示される。これらの個別集
積回路は、夫々のラッチと連通ずる回路ラインの各々に
接続された接触パッドに降斜形九結合（ｄｏｗｎ −ｂ
ｏｎｄ ）される。これに関しては＠２３，２４及び第
２５図に基いてより詳細に後述する。ＰＬＡＪｉｌ１２
０と１２２との各々の入力ラインと出力ラインとが夫々
の降斜結合したチップ１４０，１４２，１４４，１４６
と接触できるように多層構造の縁端な階段状に形成する
。
ラッチ１４０，１４２，１４４，１４６は個別集積回路
に配置されており、従ってこれら集積回路も符号１４０
，１４２，１４４．１４６で示される。これらの個別集
積回路は、夫々のラッチと連通ずる回路ラインの各々に
接続された接触パッドに降斜形九結合（ｄｏｗｎ −ｂ
ｏｎｄ ）される。これに関しては＠２３，２４及び第
２５図に基いてより詳細に後述する。ＰＬＡＪｉｌ１２
０と１２２との各々の入力ラインと出力ラインとが夫々
の降斜結合したチップ１４０，１４２，１４４，１４６
と接触できるように多層構造の縁端な階段状に形成する
。
出力ラッチ１４２の出力は第１７図に点線で示すライン
８２ａに接続されている。ライン８２ａは、出力ラッチ
１４２の下方に戻りｐＬＡ層１２Ｇの上部に含まれるラ
イン８２と交互に形成されている。このようにラッチ１
４２からの出力がライン８ｚの平面内に折返される構成
によって１個別論理和を示すために使用し得るライン８
２の数がＨに削減される。デバイス１１０が２０ム毎ｆ
ｃ１つの回路ライン即ちｌＯ！当９５００本のラインを
有するので一般的には上記の削減は問題にならない。点
線の円１３８ａで示すようにライン８２ａの出力が接続
層１２４の中間ライン１１２に接続されるよ５にプログ
ラムし、次に点線の円１３８ｂで示すように該ライン１
１２を上部ＰＬＡ１２２の入力ライン１１４に接続する
ことによって、下部ＰＬＡ層！２０の出力が上部ＰＬＡ
層１２２の入力に接続される。この技術の使用によって
、下部ＰＬＡ層のラッチされた出、力はいずれも、上部
ＰＬＡ層のいかなる入力にも接続され得る。
８２ａに接続されている。ライン８２ａは、出力ラッチ
１４２の下方に戻りｐＬＡ層１２Ｇの上部に含まれるラ
イン８２と交互に形成されている。このようにラッチ１
４２からの出力がライン８ｚの平面内に折返される構成
によって１個別論理和を示すために使用し得るライン８
２の数がＨに削減される。デバイス１１０が２０ム毎ｆ
ｃ１つの回路ライン即ちｌＯ！当９５００本のラインを
有するので一般的には上記の削減は問題にならない。点
線の円１３８ａで示すようにライン８２ａの出力が接続
層１２４の中間ライン１１２に接続されるよ５にプログ
ラムし、次に点線の円１３８ｂで示すように該ライン１
１２を上部ＰＬＡ１２２の入力ライン１１４に接続する
ことによって、下部ＰＬＡ層！２０の出力が上部ＰＬＡ
層１２２の入力に接続される。この技術の使用によって
、下部ＰＬＡ層のラッチされた出、力はいずれも、上部
ＰＬＡ層のいかなる入力にも接続され得る。
入力又は出力ラッチを通過することが不要であるように
１つのＰＬＡ層のラインと別のＰＬＡ層のラインとの間
に結線を形成することも可ヤである。例えば、第１７図
の黒点１４８ａ、１４８ｂ。
１つのＰＬＡ層のラインと別のＰＬＡ層のラインとの間
に結線を形成することも可ヤである。例えば、第１７図
の黒点１４８ａ、１４８ｂ。
１４８Ｃ及び１４８ｄは下部ＰＬＡ層１２００Åカライ
ン３４ａと上部Ｐ Ｌ Ａ７ｉ１ ／２２ ／の入力ラ
イン１１４ａとの間の結線を示−ｆ、この結Ｓはいかな
る入力ラッチも出力ラッチも通らない。これは第１６図
のプログラマブル素子の左端列に概略的に示されている
。第１６図ではライン３４ａと３８ａ、、３Ｆｌａと８
２ａ、８２ａと１１２ａ及び１１２ａと１１４ａの夫々
の間のダイオード１２と１４との双方が全て、整流特性
を失なうようにプログラムされており、ライ／３４ａと
１１４ａとの間全体に双方向導電路を形成している。従
って、ライン３４ａに与えられた論理値は結線１４８ａ
。
ン３４ａと上部Ｐ Ｌ Ａ７ｉ１ ／２２ ／の入力ラ
イン１１４ａとの間の結線を示−ｆ、この結Ｓはいかな
る入力ラッチも出力ラッチも通らない。これは第１６図
のプログラマブル素子の左端列に概略的に示されている
。第１６図ではライン３４ａと３８ａ、、３Ｆｌａと８
２ａ、８２ａと１１２ａ及び１１２ａと１１４ａの夫々
の間のダイオード１２と１４との双方が全て、整流特性
を失なうようにプログラムされており、ライ／３４ａと
１１４ａとの間全体に双方向導電路を形成している。従
って、ライン３４ａに与えられた論理値は結線１４８ａ
。
１４８ｂ、１４８ｃ及び１４８ｄを介してライン１１４
に直接与えられる。しかし乍らライン３８ａ、８２ａ及
び１１２ａはラインａ ４ ａ Ｋ［＃していろのでこ
れらラインを独立的に使用することはできない・しかし
乍ら前記の如く、多層回路１１０は各層内で１α当り５
００本のラインを有しており従ってかかる目的に応じ得
る多くの予備ラインが存在する・ 眉間の結線例えば結線１４８ａ、’１４８ｂ、１４８ｃ
及び１４Ｌｄは双方向に導通するようにプログラムされ
る必要はない。また全部が鉛直方向で位置合せされる必
要もない。かかる結線が一方向のみに導通するようにプ
ログラムされている場合、信号が高い論理値をもつとき
又は低い論理値をもっときにのみＰＬＡ層間に信号を伝
導する。
に直接与えられる。しかし乍らライン３８ａ、８２ａ及
び１１２ａはラインａ ４ ａ Ｋ［＃していろのでこ
れらラインを独立的に使用することはできない・しかし
乍ら前記の如く、多層回路１１０は各層内で１α当り５
００本のラインを有しており従ってかかる目的に応じ得
る多くの予備ラインが存在する・ 眉間の結線例えば結線１４８ａ、’１４８ｂ、１４８ｃ
及び１４Ｌｄは双方向に導通するようにプログラムされ
る必要はない。また全部が鉛直方向で位置合せされる必
要もない。かかる結線が一方向のみに導通するようにプ
ログラムされている場合、信号が高い論理値をもつとき
又は低い論理値をもっときにのみＰＬＡ層間に信号を伝
導する。
第１５図の構造を相互接ＦｆｃＰＬＡ層１２４によって
接続された２つの個別ＰＬＡ層１２０，１２２を含むデ
バイスとして記載したが１回路１１０が極めて多くの適
月及び構成を実現し得るプログラム可能な構造であるこ
とは前記より明らかであろう。例えば、層のいくつかを
ＰＬＡ層として使用し残りの層をプログラマブルメモリ
層として使用してもよい。又は、中間ラッチの使用を前
提にすること及び各組のライン３４．３ｇ、３２，１１
２゜１１４．１１６及び１１８の各紐間のプログラマブ
ル層３６の各々をＡＮＤ論理平面又はＯＲ論理平面とし
て使用することも可能である。
接続された２つの個別ＰＬＡ層１２０，１２２を含むデ
バイスとして記載したが１回路１１０が極めて多くの適
月及び構成を実現し得るプログラム可能な構造であるこ
とは前記より明らかであろう。例えば、層のいくつかを
ＰＬＡ層として使用し残りの層をプログラマブルメモリ
層として使用してもよい。又は、中間ラッチの使用を前
提にすること及び各組のライン３４．３ｇ、３２，１１
２゜１１４．１１６及び１１８の各紐間のプログラマブ
ル層３６の各々をＡＮＤ論理平面又はＯＲ論理平面とし
て使用することも可能である。
次に第１９図は本発明（従って形成されたプログラマブ
ル七／Ｉ／１７２を含むセル構造］７０の別の具体例を
示す。この具体例では各セル１７２の背向形ダイオード
１２．１４は堆積半導体材料層と金属層との間の整流接
合によって形成されたショットキーダイオードである。
ル七／Ｉ／１７２を含むセル構造］７０の別の具体例を
示す。この具体例では各セル１７２の背向形ダイオード
１２．１４は堆積半導体材料層と金属層との間の整流接
合によって形成されたショットキーダイオードである。
前出の別の具体例と同じ（セル構造体１７０は絶縁基板
３２の上に導体合金の層１６６がライン３４に堆積され
ている。次に、ポリイミドによって分離された複数個の
個別金属部３９から成る層が第３図に関して前述した方
法と同様の方法で形成されている。金属部３９の上部に
比較的真性の相変化性半導体合金の第２層が堆積してい
る。最後に、前述の具体例のライン３８に対応する１組
の上部ライン３８が形成されている。
３２の上に導体合金の層１６６がライン３４に堆積され
ている。次に、ポリイミドによって分離された複数個の
個別金属部３９から成る層が第３図に関して前述した方
法と同様の方法で形成されている。金属部３９の上部に
比較的真性の相変化性半導体合金の第２層が堆積してい
る。最後に、前述の具体例のライン３８に対応する１組
の上部ライン３８が形成されている。
セル１７２内でダイオード１２と１４とは第１Ａ図のダ
イオード１２及び１４と同じ極性を有しており、ライン
３４．３８はダイオード１４゜１２のアノードを形成す
ぺ（白金から形成され、相変化性半導体合金層１６６．
１６８は該ダイオードのカソードから形成される。かか
る具体例に於いて金属部３９はマグネシウム１６７から
形成されており、比較的真性の層１１５５．１６８と共
にオーミック接触を形成している。かかる具体例のセル
１７２は第１Ａ図〜第１Ｄ図に関して前述した方法でプ
ログラムされている。
イオード１２及び１４と同じ極性を有しており、ライン
３４．３８はダイオード１４゜１２のアノードを形成す
ぺ（白金から形成され、相変化性半導体合金層１６６．
１６８は該ダイオードのカソードから形成される。かか
る具体例に於いて金属部３９はマグネシウム１６７から
形成されており、比較的真性の層１１５５．１６８と共
にオーミック接触を形成している。かかる具体例のセル
１７２は第１Ａ図〜第１Ｄ図に関して前述した方法でプ
ログラムされている。
プログラマブルセル１７２の背向形ダイオードの極性が
第２Ａｌｌの場合に等しい変形具体例に於いては、金属
部３９が白金から形成されており金属ライン３４．３ｇ
がマグネシウムから形成される。かかる具体例ではセル
１７２が第２Ａ図〜第２Ｄ図に関して前述した方法でプ
ログラムされている。
第２Ａｌｌの場合に等しい変形具体例に於いては、金属
部３９が白金から形成されており金属ライン３４．３ｇ
がマグネシウムから形成される。かかる具体例ではセル
１７２が第２Ａ図〜第２Ｄ図に関して前述した方法でプ
ログラムされている。
双方の具体例に於いて金属部３９の果す機能は、逆バイ
アスショットキーダイオ−、ドの半導体層内に相変化を
生じさせるプログラミング［流を順バイアスショットキ
ーダイオードの半導体内にムく分散させこの順バイアス
ダイオード内の好ましくない相変化を１冥に阻止するこ
とである。しかし乍ら、金属部３９が白金から形成され
ているプログラマブルセル１７２の具体例に於いては、
金属部が更に、２つの層１８６，１６８の半導体材料と
共に整流接合を形成する機能を果す。
アスショットキーダイオ−、ドの半導体層内に相変化を
生じさせるプログラミング［流を順バイアスショットキ
ーダイオードの半導体内にムく分散させこの順バイアス
ダイオード内の好ましくない相変化を１冥に阻止するこ
とである。しかし乍ら、金属部３９が白金から形成され
ているプログラマブルセル１７２の具体例に於いては、
金属部が更に、２つの層１８６，１６８の半導体材料と
共に整流接合を形成する機能を果す。
好適具体例の層１６６と１６８とを形成するために堆積
された相変化性半導体合金は、水素とフッ素との一方又
は双方を含む真性アモルファスシリコン合金である。層
１６６．１６８の導電率を増加させる別の具体例ではド
ープシリコン合金を使用する。更に別の具体例では層１
６６．１８８を形成するために、シリコンゲルマニウム
合金を含む相変化性ゲルマニウム合金を使用する。マグ
ネシウムは真性アモルファスシリコン合金と共に丁ぐれ
たオーミック接触を形成する。チタンもまた、かかる合
金と共にすぐれたオーミック接触を形成する０層１６８
，１６８とのオーミック接触を形成するためにライン３
４．３８が使用される具体例に於いては、これらライン
を純チタンから製造しないのが最良である。何故ならチ
タンの導電率が所望の値より低いからである。かかるラ
インの主要部をアルミニウムの如き良導体から形成し、
チタン薄層をアモルファシリコン合金と接触するように
設けてオーミック接触の形成に用いるのがより好ましい
。
された相変化性半導体合金は、水素とフッ素との一方又
は双方を含む真性アモルファスシリコン合金である。層
１６６．１６８の導電率を増加させる別の具体例ではド
ープシリコン合金を使用する。更に別の具体例では層１
６６．１８８を形成するために、シリコンゲルマニウム
合金を含む相変化性ゲルマニウム合金を使用する。マグ
ネシウムは真性アモルファスシリコン合金と共に丁ぐれ
たオーミック接触を形成する。チタンもまた、かかる合
金と共にすぐれたオーミック接触を形成する０層１６８
，１６８とのオーミック接触を形成するためにライン３
４．３８が使用される具体例に於いては、これらライン
を純チタンから製造しないのが最良である。何故ならチ
タンの導電率が所望の値より低いからである。かかるラ
インの主要部をアルミニウムの如き良導体から形成し、
チタン薄層をアモルファシリコン合金と接触するように
設けてオーミック接触の形成に用いるのがより好ましい
。
注目すべきは、堆積半導体層と共にショットキーバリヤ
ーを形成丁ぺ（使用される金属を交換することによって
、プログラマブルセル１７２内に形成すしたショットキ
ーダイオードの特性を鋭敏に変化させ得ることである。
ーを形成丁ぺ（使用される金属を交換することによって
、プログラマブルセル１７２内に形成すしたショットキ
ーダイオードの特性を鋭敏に変化させ得ることである。
例えば実験によれば、順バイアスショットキーダイオー
ドを流れる電流工は電圧Ｖの関数として次式に従って変
化する：Ｉ −ｋＶ” 〔但し、ｋは定数、ｎは指数である。〕指１１ｎは、シ
ョットキーダイオードの金属が銀アンチモン合金から成
るときの値５．７から該金属が銀から成るときの値１３
まで変化する。
ドを流れる電流工は電圧Ｖの関数として次式に従って変
化する：Ｉ −ｋＶ” 〔但し、ｋは定数、ｎは指数である。〕指１１ｎは、シ
ョットキーダイオードの金属が銀アンチモン合金から成
るときの値５．７から該金属が銀から成るときの値１３
まで変化する。
本発明の変形具体例に於いては、第３図、第９図及び第
１５図に示すプログラマブルセル３６に代替して第１９
図に示すショットキルダイオード使用のプログラマブル
層を使用し得ること、及び。
１５図に示すプログラマブルセル３６に代替して第１９
図に示すショットキルダイオード使用のプログラマブル
層を使用し得ること、及び。
かかる変形具体例は第３図、第９図及びＩＳ図の構造と
同じく特にプログラマブルメモリとプログラマブル論理
アレイとを形成丁べ（機能することを理解されたい。
同じく特にプログラマブルメモリとプログラマブル論理
アレイとを形成丁べ（機能することを理解されたい。
次に、第２０Ａ図、第２０Ｂ図、第２Ｃ１図及び第２０
Ｄ図は、本発明のプログラマブルデバイス１６０の選択
具体例の等側口略図である。ブ党グラマプルデバイス１
６０は第１Ａ図〜第１Ｄ図に示すプログラマブルデバイ
ス１０に等しいが、唯一の違いは導電端子１６１が２つ
の背向形整流素子即ちダイオード１２．１４を接合する
カソード１５に接続されていることである。かかる端子
、１６１の利点は、プログラム用電流を１つのダイオー
ドに通し別のダイオードには通さないようにできること
である。例えば、第２０Ｂ図に示す方向で端子１６１と
アノード１６との間にプログラム用電圧が印加されると
、端子１６１は正電圧を有し、アノードエ６は負電圧を
有し、ダイオード１２は逆バイアスされる。その結果、
プログラマブルセル１６０は上部ダイオード１２が両方
向で比較的低いインピーダンスをもつようにプログラム
されている。これによりデバイスｂＯは、第２０Ｂで等
価的に示す電気的特性を有することができ、該特性は前
述の第１Ｂ図に示すプログラムドブバイス１０の特性に
実質的に対応する。逆圧第２０Ｃ図に示す如く端子１１
６に比較的角の電圧が印加されアノード１Ｂに比較的上
の電圧が印加されるような方向で端子１６１とアノード
１８との間にプログラム用電圧が印加されると、デバイ
ス１６０の下部ダイオード１４は両方向で比較的低いイ
ンピーダンスをもつようにプログラムされ、デバイス１
６０は第２０Ｃ図に等価的に示された電気的特性を有す
ることになり、該特性は前述の第１０図のデバイスｌＯ
の特性に対応する。
Ｄ図は、本発明のプログラマブルデバイス１６０の選択
具体例の等側口略図である。ブ党グラマプルデバイス１
６０は第１Ａ図〜第１Ｄ図に示すプログラマブルデバイ
ス１０に等しいが、唯一の違いは導電端子１６１が２つ
の背向形整流素子即ちダイオード１２．１４を接合する
カソード１５に接続されていることである。かかる端子
、１６１の利点は、プログラム用電流を１つのダイオー
ドに通し別のダイオードには通さないようにできること
である。例えば、第２０Ｂ図に示す方向で端子１６１と
アノード１６との間にプログラム用電圧が印加されると
、端子１６１は正電圧を有し、アノードエ６は負電圧を
有し、ダイオード１２は逆バイアスされる。その結果、
プログラマブルセル１６０は上部ダイオード１２が両方
向で比較的低いインピーダンスをもつようにプログラム
されている。これによりデバイスｂＯは、第２０Ｂで等
価的に示す電気的特性を有することができ、該特性は前
述の第１Ｂ図に示すプログラムドブバイス１０の特性に
実質的に対応する。逆圧第２０Ｃ図に示す如く端子１１
６に比較的角の電圧が印加されアノード１Ｂに比較的上
の電圧が印加されるような方向で端子１６１とアノード
１８との間にプログラム用電圧が印加されると、デバイ
ス１６０の下部ダイオード１４は両方向で比較的低いイ
ンピーダンスをもつようにプログラムされ、デバイス１
６０は第２０Ｃ図に等価的に示された電気的特性を有す
ることになり、該特性は前述の第１０図のデバイスｌＯ
の特性に対応する。
プログラム用電圧が先ず第２０Ｂ図と第２０Ｃ図とに示
す方向のうちの１つの方向に印加され、次に別の方向に
印加されると、デバイス１６０は第２０Ｄ図に等価的に
示された電気的特性を有するようにプログラムされる。
す方向のうちの１つの方向に印加され、次に別の方向に
印加されると、デバイス１６０は第２０Ｄ図に等価的に
示された電気的特性を有するようにプログラムされる。
第２００図ではアノード１６と１８との間で全デバイス
の両方向のインピーダンスが比較的低い。このためデバ
イス１６Ｇは前述の第１Ｄ図に示すデバイス１０１７）
電気的特性を有するようになる。
の両方向のインピーダンスが比較的低い。このためデバ
イス１６Ｇは前述の第１Ｄ図に示すデバイス１０１７）
電気的特性を有するようになる。
第２１図は、集積回路製造技術により構成された第２０
Ａ図に記載のタイプの３チヤネルデバイス１７１を示す
６第２１図に示すプログラマブルデバイス即ちセルに於
いては、絶縁基板３２の上にモリブデン金属層１６２が
設けられている。この金属は第２０Ａ図に示すアノード
接触１８を形成する０次に、アモルファスシリコン合金
の堆積Ｐ−Ｉ−Ｎ眉でダイオード１４をアノード１８の
上に形成する。ダイオード１４は、Ｐ＋形材料から形成
された層４０と、工形材料から形成された層４２と、Ｎ
＋形材料から形成された層４４とを含んでお９、これら
はいずれも第３図、第９図及び第１５図に関して前述し
た通りである。ダイオード１４の上部にアルミニウム金
属層１６３を堆積させてプログラマブルセルの第３端子
１６１を形成スる。次に、アルミニウム１６３に堆積し
たアモルファスシリコン合金のＮ（−Ｆ、１５かもダイ
オード１２を形成する。ダイオード１２ヲ工第１ Ｎ＋
形層４５とＩ形層４６とＰ′形層４Ｂとを含んでおり、
これらはいずれも第３図、第９図及び第１５図に関して
前述した通りである・Ｐ＋形層４８の上部にそリプデン
金属層１６４を堆積させてアノード１６を形成する。下
部及び上部の金属層１６２，１６４はモリブデンから形
成する。何故ならモリブデンはＰ”形アモルファスシリ
コン合金と共にすぐれたオーミック接触を形成するから
である。中間金属層１６３はアルミニウムから形成する
。何故ならアルミニウムはＮ＋形アモルファスシリコン
合金と共にすぐれたオーミック接触を形成するからであ
る。第２１図の構造の半導体層４０，４２．４４，４５
．４６及び４８は、第３図、第９図及び第１５図に示す
構造の層と同じ膜厚を有する・ 次に第２２図は、ダイオード１２．１４が第１９図に関
して説明した一般型のショットキーダイオードから成る
プログラマブルセル１６００変形具体例１７２を示す。
Ａ図に記載のタイプの３チヤネルデバイス１７１を示す
６第２１図に示すプログラマブルデバイス即ちセルに於
いては、絶縁基板３２の上にモリブデン金属層１６２が
設けられている。この金属は第２０Ａ図に示すアノード
接触１８を形成する０次に、アモルファスシリコン合金
の堆積Ｐ−Ｉ−Ｎ眉でダイオード１４をアノード１８の
上に形成する。ダイオード１４は、Ｐ＋形材料から形成
された層４０と、工形材料から形成された層４２と、Ｎ
＋形材料から形成された層４４とを含んでお９、これら
はいずれも第３図、第９図及び第１５図に関して前述し
た通りである。ダイオード１４の上部にアルミニウム金
属層１６３を堆積させてプログラマブルセルの第３端子
１６１を形成スる。次に、アルミニウム１６３に堆積し
たアモルファスシリコン合金のＮ（−Ｆ、１５かもダイ
オード１２を形成する。ダイオード１２ヲ工第１ Ｎ＋
形層４５とＩ形層４６とＰ′形層４Ｂとを含んでおり、
これらはいずれも第３図、第９図及び第１５図に関して
前述した通りである・Ｐ＋形層４８の上部にそリプデン
金属層１６４を堆積させてアノード１６を形成する。下
部及び上部の金属層１６２，１６４はモリブデンから形
成する。何故ならモリブデンはＰ”形アモルファスシリ
コン合金と共にすぐれたオーミック接触を形成するから
である。中間金属層１６３はアルミニウムから形成する
。何故ならアルミニウムはＮ＋形アモルファスシリコン
合金と共にすぐれたオーミック接触を形成するからであ
る。第２１図の構造の半導体層４０，４２．４４，４５
．４６及び４８は、第３図、第９図及び第１５図に示す
構造の層と同じ膜厚を有する・ 次に第２２図は、ダイオード１２．１４が第１９図に関
して説明した一般型のショットキーダイオードから成る
プログラマブルセル１６００変形具体例１７２を示す。
第２２図に示すセルは。
絶縁基板３２に口金層１６５を堆積して形成される。層
１ｇ５内の口金は第２０Ａ図に示すアノード１８を形成
する０層１６６に真性アモルファスシリコン合金層１６
６を堆積させ、次にマグネシウム層１６７で被覆する。
１ｇ５内の口金は第２０Ａ図に示すアノード１８を形成
する０層１６６に真性アモルファスシリコン合金層１６
６を堆積させ、次にマグネシウム層１６７で被覆する。
層１６７は第２０Ａ図に示す中間端子１６１を形成する
。同じく真性アモルファスシリコン合金から形成された
層１６８を層１６７の上に堆積し、セルの上部に口金層
１６９を堆積してアノード１６を形成する。真性半導体
層１６５，１６８と白金層１６５，１６９との間の接合
がダイオード１２．１４を形成する。
。同じく真性アモルファスシリコン合金から形成された
層１６８を層１６７の上に堆積し、セルの上部に口金層
１６９を堆積してアノード１６を形成する。真性半導体
層１６５，１６８と白金層１６５，１６９との間の接合
がダイオード１２．１４を形成する。
これらダイオードでは、半導体層から口金層に流れる電
流に対するインピーダンスが比較的高く、反対方向に流
れるインピーダンスが比較的低い。
流に対するインピーダンスが比較的高く、反対方向に流
れるインピーダンスが比較的低い。
中間導電層１６７にはマグネシウムを使用する。
何故ならマグネシウムは１層１６６．１６８の真性材料
と共に丁ぐれたオーミック接触を形成するからである６ 第２１図及び第２２図に示すセルは第２０Ａ図〜第２０
０図に関して繭述した方法でプログラムされている。
と共に丁ぐれたオーミック接触を形成するからである６ 第２１図及び第２２図に示すセルは第２０Ａ図〜第２０
０図に関して繭述した方法でプログラムされている。
（以Ｆ余白）
次に、第２３図、第２４図及び第２５図を参照し、前記
タイプの緻密に充填されたプログラマブルセルを、プロ
グラム用、アドレス用及びそれ以外の接続用にアクセス
する方法を説明する。第２３図は、第３図に断面図とし
て示したタイプの集積回路の概略平面図である。上記の
如く第３図の回路は、１０μの間隔を隔てた幅１０μの
ライン３４と３８とを有する。従って、かかる回路ライ
ンが１α当り約５００本存在する。勿論第２３図は実寸
通シの縮尺ではない。好ましい具体例に於いては、ライ
ン３４と３８とがオーバーラツプする回路１８０の部分
１８２は約１０ｃ第１平方であり約５０００本のライン
３４が約５，０００本のライン３８と交差する。即ち約
２５００万のプログラマブルセルが存在する。回路のテ
スト及びプログラム用に使用されるプローブと集積駆動
回路とラインとの接続用に使用される電気接触とを前記
の微小間隔で密集したラインの各々に接続できるような
十分なす、イズの接触ノｑツドを接続するために第２３
図の構造を使用する。この構造によれば、ライン３８の
各々に中央部１８２の両側１８６に伸びておシ、中央部
１８２で２イン３８と３４とが交差している。同様に２
イン３４の各々は中央部１８２の両側１８４に伸びてい
る。第２３図によればこれら伸長部分１８６と１８４と
は、中央部１８２の面積とほぼ等価の面積を有している
。しかし乍ら第２４図に示す如く、実具体例では、これ
らライン３８と３４との伸長部分はラインが互いに交差
した中央部分１８２よりはるかに短い。
タイプの緻密に充填されたプログラマブルセルを、プロ
グラム用、アドレス用及びそれ以外の接続用にアクセス
する方法を説明する。第２３図は、第３図に断面図とし
て示したタイプの集積回路の概略平面図である。上記の
如く第３図の回路は、１０μの間隔を隔てた幅１０μの
ライン３４と３８とを有する。従って、かかる回路ライ
ンが１α当り約５００本存在する。勿論第２３図は実寸
通シの縮尺ではない。好ましい具体例に於いては、ライ
ン３４と３８とがオーバーラツプする回路１８０の部分
１８２は約１０ｃ第１平方であり約５０００本のライン
３４が約５，０００本のライン３８と交差する。即ち約
２５００万のプログラマブルセルが存在する。回路のテ
スト及びプログラム用に使用されるプローブと集積駆動
回路とラインとの接続用に使用される電気接触とを前記
の微小間隔で密集したラインの各々に接続できるような
十分なす、イズの接触ノｑツドを接続するために第２３
図の構造を使用する。この構造によれば、ライン３８の
各々に中央部１８２の両側１８６に伸びておシ、中央部
１８２で２イン３８と３４とが交差している。同様に２
イン３４の各々は中央部１８２の両側１８４に伸びてい
る。第２３図によればこれら伸長部分１８６と１８４と
は、中央部１８２の面積とほぼ等価の面積を有している
。しかし乍ら第２４図に示す如く、実具体例では、これ
らライン３８と３４との伸長部分はラインが互いに交差
した中央部分１８２よりはるかに短い。
第２３図の構造に於いて、上部ライン３８の金属の酸化
を防止し該ラインを上部に配置された電気接触、ｑラド
１９０から絶縁するために、上部ライン３８は第５図と
同様のポリイミド材料層３７で被覆されている。同様に
、領域１８４内に伸びるライン３４０部分はプログラマ
ブル層３７とうイン３８の上部に配置された層３７に含
まれたポリイミドとによって被覆される。従って、ライ
ン３８．３４の双方の好ましくない導通を生じないでラ
イン３８，３２の各々の上部に複数個の導電金属パッド
１９０を配置することが可能である。
を防止し該ラインを上部に配置された電気接触、ｑラド
１９０から絶縁するために、上部ライン３８は第５図と
同様のポリイミド材料層３７で被覆されている。同様に
、領域１８４内に伸びるライン３４０部分はプログラマ
ブル層３７とうイン３８の上部に配置された層３７に含
まれたポリイミドとによって被覆される。従って、ライ
ン３８．３４の双方の好ましくない導通を生じないでラ
イン３８，３２の各々の上部に複数個の導電金属パッド
１９０を配置することが可能である。
ホトリソグラフィ一手段を使用しポリイミド層３７に開
孔をエッチし得る。開孔はポリイミド層を貫通して所与
の接触パッド１９０の下方の所望の２イン３８に到達し
てもよく、又は、ポリイミド層３７とプログラマブル層
３６とを貫通して所望のライン３４に到達してもよい。
孔をエッチし得る。開孔はポリイミド層を貫通して所与
の接触パッド１９０の下方の所望の２イン３８に到達し
てもよく、又は、ポリイミド層３７とプログラマブル層
３６とを貫通して所望のライン３４に到達してもよい。
これら結線を第２３図に黒点１９２で示す。従って、各
ライン３８又は３４の上に複数行の接触１９０を配置す
るととくよって個々の接触パッド１９０を各導Ｔｌ’ｙ
インに接続することが可能である。これはラインの数倍
の幅を有する。
ライン３８又は３４の上に複数行の接触１９０を配置す
るととくよって個々の接触パッド１９０を各導Ｔｌ’ｙ
インに接続することが可能である。これはラインの数倍
の幅を有する。
次に、第１８図と第２４図とを参照すると、第２４図の
接触構成を第１・５図及び第１６図の多層回路に適用す
るための方法が理等されよう。第１８図によれば、ポリ
イミド３７の異なる４つのレベル２０２．２０４，２０
６及び２０８の各々に存在する回路素子が露出するよう
に回路１１０ は階段状に構成されている。上部露出層
２０８はライン１１８を被覆するポリイミドである。次
の露出ポリイミド層２０６はライン１１６を被覆する層
である。
接触構成を第１・５図及び第１６図の多層回路に適用す
るための方法が理等されよう。第１８図によれば、ポリ
イミド３７の異なる４つのレベル２０２．２０４，２０
６及び２０８の各々に存在する回路素子が露出するよう
に回路１１０ は階段状に構成されている。上部露出層
２０８はライン１１８を被覆するポリイミドである。次
の露出ポリイミド層２０６はライン１１６を被覆する層
である。
次のＡ ２０４はライン１１２を被覆している。最下位
の露出ポリイミドＮ ２０２ は、ライン３８を被覆し
ている。
の露出ポリイミドＮ ２０２ は、ライン３８を被覆し
ている。
直交する回路ラインが交差してプロゲラ！プルセルを形
成する集積回路１１０の中央部に於いて、ポリイミド層
２０６．２０４及び２０２の各々は、第６図に示す如く
各１の直下の回路ラインの上部を露出するようにエッチ
される。しかし乍ら、ポリイミド層２０６．２０４及び
２０２の露出周縁部分はこのよう〈エッチされない。こ
のような周縁部分に於いてライン１１６，１１２及び３
８は、ポリイミド内に開孔を形成するエッチ孔１９２以
外の場所では十分な膜厚のポリイミドで被覆されており
、該ポリイミドは以後に堆積される接触パッド１９０か
ら該ラインを絶縁する。
成する集積回路１１０の中央部に於いて、ポリイミド層
２０６．２０４及び２０２の各々は、第６図に示す如く
各１の直下の回路ラインの上部を露出するようにエッチ
される。しかし乍ら、ポリイミド層２０６．２０４及び
２０２の露出周縁部分はこのよう〈エッチされない。こ
のような周縁部分に於いてライン１１６，１１２及び３
８は、ポリイミド内に開孔を形成するエッチ孔１９２以
外の場所では十分な膜厚のポリイミドで被覆されており
、該ポリイミドは以後に堆積される接触パッド１９０か
ら該ラインを絶縁する。
第１８図、第２４図及び第２５図に於いて、個々の接触
パッド１９０は極めて小さいので個々別々に見ることは
できない。第２４図及び第２５図でパッド１９０は、接
続されるラインの番号を付けた領域に集合している。従
って下部露出層２０２の上では長方形領域３４が接触パ
ッド１９０の形成領域を示す。該／ｅラッド層２０２の
ポリイミドと該ポリイミドの直下のプログラマブル層と
を介してライン３４に個々に接続されている。同じ層の
上でライン３８に個々に接続された複数の接触パラＰ１
９０は長方形領域３８で示され工いる。
パッド１９０は極めて小さいので個々別々に見ることは
できない。第２４図及び第２５図でパッド１９０は、接
続されるラインの番号を付けた領域に集合している。従
って下部露出層２０２の上では長方形領域３４が接触パ
ッド１９０の形成領域を示す。該／ｅラッド層２０２の
ポリイミドと該ポリイミドの直下のプログラマブル層と
を介してライン３４に個々に接続されている。同じ層の
上でライン３８に個々に接続された複数の接触パラＰ１
９０は長方形領域３８で示され工いる。
該領域で接触パッド１９０と個々のライン３Ｂとの接続
は層２０４のポリイミド内の接触用開孔を介して行なわ
れる。同様（、露出層２０４の上では接触バンド１９０
が個々の２イン８２．１１２に接続されており、露出層
２０６の上では接触パッド１９０がライン１１４．１１
６ に接続されている。最後に、頂端露出層２０８の上
では接触／Ｑラッドライン１１８に接続されている。
は層２０４のポリイミド内の接触用開孔を介して行なわ
れる。同様（、露出層２０４の上では接触バンド１９０
が個々の２イン８２．１１２に接続されており、露出層
２０６の上では接触パッド１９０がライン１１４．１１
６ に接続されている。最後に、頂端露出層２０８の上
では接触／Ｑラッドライン１１８に接続されている。
上記の如く第１８図、第２４図及び第２５図の階段状構
造によって、ライン３４．３８．８２．１１２．１１４
．１１６及び１１８の各々は夫々の対向両端の近傍に配
置された個別接触パッドを有し得る。これにより、個別
回路ラインの各々に信号の送受を行なうべく前記の如き
接触パッドに集積回路を降斜形に結合することが可能で
ある。更に、かかる降斜形集積回路又は電気プローブを
用い前記の如き回路ラインのプログラム又はテストを行
なうことが可能である。
造によって、ライン３４．３８．８２．１１２．１１４
．１１６及び１１８の各々は夫々の対向両端の近傍に配
置された個別接触パッドを有し得る。これにより、個別
回路ラインの各々に信号の送受を行なうべく前記の如き
接触パッドに集積回路を降斜形に結合することが可能で
ある。更に、かかる降斜形集積回路又は電気プローブを
用い前記の如き回路ラインのプログラム又はテストを行
なうことが可能である。
第１８図及び第２５図に於いてに、多重ＰＬＡ層を有す
るデバイスとして集積回路１１０が使用されており、領
域３４．８２．１１４及び１１８内に配置された接触、
Ｑ−ｙド１９０に集積回路１４０１１４２．１４４及び
１４６の如き集積回路が降斜形に結合されている。周囲
に沿って複数の接触ノ々ツド２２０を有する取付基板２
１０に完全回路１１０力結合サレテイル。領域３４ｊ
３８Ｑ ８１．１１２．１１４．１１６及び１１８の各
々に内包された接触／Ｑラッド９０ のアレイは１行の
接触／リド１９０を含んでおり、該パッドは降斜形チッ
プの上で、回路部イン３４．３８．８２．１１２．１１
４．１１６及び１１８に接続された別の接触、Ｑラド１
９０の反対側に位置するように配置されている。サイズ
が小さいので第２５図では個別／Ｑラッド９０ａが図示
されずに各接触ノ９ツド領域の帯状部分が図示される。
るデバイスとして集積回路１１０が使用されており、領
域３４．８２．１１４及び１１８内に配置された接触、
Ｑ−ｙド１９０に集積回路１４０１１４２．１４４及び
１４６の如き集積回路が降斜形に結合されている。周囲
に沿って複数の接触ノ々ツド２２０を有する取付基板２
１０に完全回路１１０力結合サレテイル。領域３４ｊ
３８Ｑ ８１．１１２．１１４．１１６及び１１８の各
々に内包された接触／Ｑラッド９０ のアレイは１行の
接触／リド１９０を含んでおり、該パッドは降斜形チッ
プの上で、回路部イン３４．３８．８２．１１２．１１
４．１１６及び１１８に接続された別の接触、Ｑラド１
９０の反対側に位置するように配置されている。サイズ
が小さいので第２５図では個別／Ｑラッド９０ａが図示
されずに各接触ノ９ツド領域の帯状部分が図示される。
次に、結線素子２２２を使用し、選択されたノ９ツド１
９０ａを取付基板２１０の周囲に配置されている選択さ
れた接触、ｅラド２２０に接続する。第２５図の降斜形
集積回路は全て回路１１０の左側に配置されているが、
第２５図の右側の接触、ｅラドアレイ３４．８２．１１
４及び１１８にかかるチップを取付けることも可能であ
る。回路１１０の縁端周囲に降斜形集積回路をより均等
に分配するとチップと接触パラｙ２ｚｏとの結線の数を
減少させることができ配線が容易になる。
９０ａを取付基板２１０の周囲に配置されている選択さ
れた接触、ｅラド２２０に接続する。第２５図の降斜形
集積回路は全て回路１１０の左側に配置されているが、
第２５図の右側の接触、ｅラドアレイ３４．８２．１１
４及び１１８にかかるチップを取付けることも可能であ
る。回路１１０の縁端周囲に降斜形集積回路をより均等
に分配するとチップと接触パラｙ２ｚｏとの結線の数を
減少させることができ配線が容易になる。
集積回路１１０をプログラマブルメモリとして使用する
場合、回路１６０のプログラマブル層を両側からアドレ
スできるように、接触パッドアレイ３８．１１２ 及び
１１６にも降斜形チップを取付ける必要がある。
場合、回路１６０のプログラマブル層を両側からアドレ
スできるように、接触パッドアレイ３８．１１２ 及び
１１６にも降斜形チップを取付ける必要がある。
本発明のプログラマブルデバイスがプログラマブルリー
ドオンリーメモリ及びプログラマブル論理アレイのみで
なくそれ以外の種々の用途に使用できること、及び、種
々の用途は、情報ビットをプログラム可能に記憶するた
め、所望回路素子を選択的に接続するため、又は回路素
子を相互に選択的に接続するために、デバイスが無導通
状態、第１方向に導通し第２方向に導通しない状態、第
１方向に導通せず第２方向に導通する状態、第１及び第
２の両方向に導通する状態を得るようにプログラムされ
て使用される用途を意味することは前記より明らかであ
ろう。
ドオンリーメモリ及びプログラマブル論理アレイのみで
なくそれ以外の種々の用途に使用できること、及び、種
々の用途は、情報ビットをプログラム可能に記憶するた
め、所望回路素子を選択的に接続するため、又は回路素
子を相互に選択的に接続するために、デバイスが無導通
状態、第１方向に導通し第２方向に導通しない状態、第
１方向に導通せず第２方向に導通する状態、第１及び第
２の両方向に導通する状態を得るようにプログラムされ
て使用される用途を意味することは前記より明らかであ
ろう。
本発明の要旨及び範囲を逸脱することなく、本文中で選
択された好適具体例に種々の変更及び付加を当業者が容
易に加え得ることも勿論明らかであろう。
択された好適具体例に種々の変更及び付加を当業者が容
易に加え得ることも勿論明らかであろう。
第１Ａ図は、本発明に従って構成されたプログラマブル
デバイスの等側口略図、第１Ｂ図、第１Ｃ図及び第１Ｄ
図は本発明に従って種々にプログラムされた後の第１Ａ
図のデバイスの等側口略図、第２Ａ図、第２Ｂ図、第２
Ｃ図及び第２Ｄ図は、第１Ａ図、第１Ｂ図、第１Ｃ図及
び第１Ｄ図の整流素子の相対方向を反転させた同様の等
側口略図、第３図は第１Ａ図に概略的に示したタイプの
個別的アドレス可能なプログラマブルデバイスを祖数個
含むように形成された本発明の集積回路の具体例の一部
分の側面断面図、第４図は、複数のプログラマブルデバ
イスが種々の状態にプログラムされた第３図の具体例の
概略回路図、第５図及び第６図はアドレスライン形成の
諸段階を示す第３図の回路の側面断面図、第７図は第３
図の集積回路部分に於いて金属アドレスラインとアルス
ライン間の分離金属部とが交点でオーバーラツプしてい
る状態を示す概略平面図、第８図は、第３図に示すタイ
プの集積回路を用いて形成されたプログラマブルメモリ
の概略説明図、第９図は、第３図と同様であるが個別的
アドレス可能なプログラマブルセルを１層でなく２／ｆ
！含む本発明の集積回路の具体例の一部分の側面断面図
、第１０図は第９図の集積回路の概略説明図、第１１図
は従来技術で公知の一般的プログラムド論理アレイ（Ｐ
ＬＡ）の概略説明図、第１２図及び第１３図は、第１１
図のＰＬＡの論理関数と本発明による論理関数とを得る
ための方法を示す概略説明図、第１４図は、ＡＮＤ面と
ＯＲ面とが鉛直方向で互いに上下に配置されている本発
明のＰＬＡの概略説明図、第１５図は、第９図と同様で
あるが個別的アシレス可能なプログラマブルセルを２暦
でなく６層含む本発明の集積回路の具体例の一部分の側
面断面図、第１６図はいくつかのプログラマブルセルの
状態変更後の第１５図の具体例の概略回路図、第１７図
は第１５図と第１６図とで示したタイプの集積回路を多
レベルＰＬＡを形成するように接続する方法を示す概略
説明図、第１８図は、多数の回路レベルをもち各レベル
の回路を駆動し得べく下から上のレベルに向って各レベ
ルの回路が順次小型化され降斜形に結合されている本発
明の大規模集積回路の一部分の側面断面図、第１９図は
本発明の集積回路の別の具体例の一部分の側面図、第２
０Ａ図、第２０Ｂ図、第２０Ｃ図及び第２０Ｄ図は、第
１Ａ図、第１Ｂ図、ＭＩＣ図及び第１Ｄ図に第３の中間
端子を付加した等個目略図、第２１図及び第２２図は、
第１８図のプログラマブルデバイスを形成すべく異なる
構造に形成された本発明の集積回路の２つの具体例の部
分側面断面図、第２３図は、第１９図の基本的集積回路
構造から各ダイオード対の間に金属層に接続された第３
端子をもｆｃ、すいプログラマブルセルのアレイを形成
する方法を示す概略平面図、第２４図は、多数レベル又
は多数の組の導電ラインをもつ第通、＊ｔａ％≠／ｒｒ
ｆｌ及び第１９図のタイプの集積回路の狭い間隔で密集
した導電ラインに比較的大きい接触ノ９ツドを接続する
方法を示す概略説明図、第２５図は、第１８図に示した
降斜形集積回路を付加して第２４図の集積回路に対する
駆動回路の接続方法を示す第２４図同様の概略説明図で
ある。 １０．２０．３０．５４．７０，１１０，１６０．１７
０．１７２・・・プログラム可能アレイ、 １０．２０
．５４，１６０．１７２・・・固体半導体装置、１２．
１４．５０．５２・・・（整流性）半導体接合又は（相
互に逆方向の）ダイオード又はプログラムされるべきセ
ルの部分、１６．１８・・・端子部分、 ３０，７０
．１１０・・・多層構造体、３２・・・基板、 あ、
３８．８２．１１２，１１４，１１６．１１８・・・ア
ドレスライン又は選択された場所を規定する手段、
ｕ〜４８，１６５〜１６９・・・デポジットされた層、
あ、１６５，３８，１６９・・・金属層又は金属部
分、３４〜４８・・・種々の材料層、 ３６・・・（
第〕のン半導体材料層又は多層構造体、 ３６，１２０
，１２２・・・副次的組、 ３９．１６１・・・金属
層又は金属部分又は導電手段、４０．４２，４４，４５
，４６．４８ ＝・ｇ変化可能材料、 ４０．４２．４
４゜柘、４６，４８，１６６．１６８・・・半導体合金
材料（層）又はアモルファス半導体材料、 ４ｏ・・・
半導体材料の第１層、 ４２・・・半導体材料の第２
層、 有・・・半導体材料の第３層、４５・・・半導
体材料の！６層、 ４６・・・半導体材料の第５層、
４８・・・半導体材料の第４層、 ５ｏ・・・一方の
ダイオード、５２・・・他方のダイオード、 ８・・・
ユニークに選択された場所、９２．９４・・・プログラ
ム可能論理平面、 ９２・・・ルド論理平面、９４・
・・オア論理平面、 １１６，１６８・・・牛導体層
、 １２０．１２２・・・多層構造体の対、 １６
１・・・端子部分、Ｍ１〜Ｍ６． Ｊｉｌ〜Ｊｉ３・・
・アンド又はオア論理機能。 ｙナーノー・ボンｊし／Ｉｉ・デバイ七スー／１１＆１
１人 ４＞：ｌ−、Ｐレ−ｒＩｒ代理人 弁理士月１
口 義 雄ＦＩＧ、 ＩＡＦＩＧ、旧 ＦＩＧ
、 Ｉｃ ＦＩＧ、 ＩＤＦＩＧ、２Ａ Ｆ
ＩＧ、２８ ＦＩＧ、２ＣＦＩＧ、２ＤＭ、
Ｍ２Ｍ、 Ｍ４Ｍ、 Ｍ６ＦＩＧ、 １４ ＦＩＧ、 １６ ＦＩＧ、 １５
デバイスの等側口略図、第１Ｂ図、第１Ｃ図及び第１Ｄ
図は本発明に従って種々にプログラムされた後の第１Ａ
図のデバイスの等側口略図、第２Ａ図、第２Ｂ図、第２
Ｃ図及び第２Ｄ図は、第１Ａ図、第１Ｂ図、第１Ｃ図及
び第１Ｄ図の整流素子の相対方向を反転させた同様の等
側口略図、第３図は第１Ａ図に概略的に示したタイプの
個別的アドレス可能なプログラマブルデバイスを祖数個
含むように形成された本発明の集積回路の具体例の一部
分の側面断面図、第４図は、複数のプログラマブルデバ
イスが種々の状態にプログラムされた第３図の具体例の
概略回路図、第５図及び第６図はアドレスライン形成の
諸段階を示す第３図の回路の側面断面図、第７図は第３
図の集積回路部分に於いて金属アドレスラインとアルス
ライン間の分離金属部とが交点でオーバーラツプしてい
る状態を示す概略平面図、第８図は、第３図に示すタイ
プの集積回路を用いて形成されたプログラマブルメモリ
の概略説明図、第９図は、第３図と同様であるが個別的
アドレス可能なプログラマブルセルを１層でなく２／ｆ
！含む本発明の集積回路の具体例の一部分の側面断面図
、第１０図は第９図の集積回路の概略説明図、第１１図
は従来技術で公知の一般的プログラムド論理アレイ（Ｐ
ＬＡ）の概略説明図、第１２図及び第１３図は、第１１
図のＰＬＡの論理関数と本発明による論理関数とを得る
ための方法を示す概略説明図、第１４図は、ＡＮＤ面と
ＯＲ面とが鉛直方向で互いに上下に配置されている本発
明のＰＬＡの概略説明図、第１５図は、第９図と同様で
あるが個別的アシレス可能なプログラマブルセルを２暦
でなく６層含む本発明の集積回路の具体例の一部分の側
面断面図、第１６図はいくつかのプログラマブルセルの
状態変更後の第１５図の具体例の概略回路図、第１７図
は第１５図と第１６図とで示したタイプの集積回路を多
レベルＰＬＡを形成するように接続する方法を示す概略
説明図、第１８図は、多数の回路レベルをもち各レベル
の回路を駆動し得べく下から上のレベルに向って各レベ
ルの回路が順次小型化され降斜形に結合されている本発
明の大規模集積回路の一部分の側面断面図、第１９図は
本発明の集積回路の別の具体例の一部分の側面図、第２
０Ａ図、第２０Ｂ図、第２０Ｃ図及び第２０Ｄ図は、第
１Ａ図、第１Ｂ図、ＭＩＣ図及び第１Ｄ図に第３の中間
端子を付加した等個目略図、第２１図及び第２２図は、
第１８図のプログラマブルデバイスを形成すべく異なる
構造に形成された本発明の集積回路の２つの具体例の部
分側面断面図、第２３図は、第１９図の基本的集積回路
構造から各ダイオード対の間に金属層に接続された第３
端子をもｆｃ、すいプログラマブルセルのアレイを形成
する方法を示す概略平面図、第２４図は、多数レベル又
は多数の組の導電ラインをもつ第通、＊ｔａ％≠／ｒｒ
ｆｌ及び第１９図のタイプの集積回路の狭い間隔で密集
した導電ラインに比較的大きい接触ノ９ツドを接続する
方法を示す概略説明図、第２５図は、第１８図に示した
降斜形集積回路を付加して第２４図の集積回路に対する
駆動回路の接続方法を示す第２４図同様の概略説明図で
ある。 １０．２０．３０．５４．７０，１１０，１６０．１７
０．１７２・・・プログラム可能アレイ、 １０．２０
．５４，１６０．１７２・・・固体半導体装置、１２．
１４．５０．５２・・・（整流性）半導体接合又は（相
互に逆方向の）ダイオード又はプログラムされるべきセ
ルの部分、１６．１８・・・端子部分、 ３０，７０
．１１０・・・多層構造体、３２・・・基板、 あ、
３８．８２．１１２，１１４，１１６．１１８・・・ア
ドレスライン又は選択された場所を規定する手段、
ｕ〜４８，１６５〜１６９・・・デポジットされた層、
あ、１６５，３８，１６９・・・金属層又は金属部
分、３４〜４８・・・種々の材料層、 ３６・・・（
第〕のン半導体材料層又は多層構造体、 ３６，１２０
，１２２・・・副次的組、 ３９．１６１・・・金属
層又は金属部分又は導電手段、４０．４２，４４，４５
，４６．４８ ＝・ｇ変化可能材料、 ４０．４２．４
４゜柘、４６，４８，１６６．１６８・・・半導体合金
材料（層）又はアモルファス半導体材料、 ４ｏ・・・
半導体材料の第１層、 ４２・・・半導体材料の第２
層、 有・・・半導体材料の第３層、４５・・・半導
体材料の！６層、 ４６・・・半導体材料の第５層、
４８・・・半導体材料の第４層、 ５ｏ・・・一方の
ダイオード、５２・・・他方のダイオード、 ８・・・
ユニークに選択された場所、９２．９４・・・プログラ
ム可能論理平面、 ９２・・・ルド論理平面、９４・
・・オア論理平面、 １１６，１６８・・・牛導体層
、 １２０．１２２・・・多層構造体の対、 １６
１・・・端子部分、Ｍ１〜Ｍ６． Ｊｉｌ〜Ｊｉ３・・
・アンド又はオア論理機能。 ｙナーノー・ボンｊし／Ｉｉ・デバイ七スー／１１＆１
１人 ４＞：ｌ−、Ｐレ−ｒＩｒ代理人 弁理士月１
口 義 雄ＦＩＧ、 ＩＡＦＩＧ、旧 ＦＩＧ
、 Ｉｃ ＦＩＧ、 ＩＤＦＩＧ、２Ａ Ｆ
ＩＧ、２８ ＦＩＧ、２ＣＦＩＧ、２ＤＭ、
Ｍ２Ｍ、 Ｍ４Ｍ、 Ｍ６ＦＩＧ、 １４ ＦＩＧ、 １６ ＦＩＧ、 １５
Claims (56)
- （１）複数の個別のプログラム可能セルと第１及び第２
組のアドレスラインとを有するタイプのプログラム可能
アレイであつて、前記各組は複数の離間した導電ライン
を有しており、前記プログラム可能セルはそれぞれ前記
アドレスラインの第１組及び第２組のそれぞれの少くと
も１つの導電ラインに接続されており、前記プログラム
可能セルはそれぞれ直列に構成された少なくとも複数の
整流性半導体接合で当初形成されており、各セルは、２
つの導電ライン間のセルの電気的インピーダンスが双方
向に比較的高い第１の状態と、２つの導電ライン間のセ
ルの電気的インピーダンスが一方の方向では比較的高く
反対の方向では比較的低い第２の状態と、２つの導電ラ
イン間のセルの電気的インピーダンスが前記反対の方向
では比較的高く、前記第１の方向では比較的低い第３の
状態と、２つの導電ライン間のセルの電気的インピーダ
ンスが前記双方向に比較的低い第４の状態とからなる４
つの状態のうちの１つにプログラム可能に構成されてい
る改良されたプログラム可能アレイ。 - （２）セルのそれぞれが当初前記第１の状態で製造され
ている特許請求の範囲第１項に記載のアレイ。 - （３）前記セルのそれぞれが揮発性のメモリ・セルであ
り、当初前記４つの状態のうちの１つの状態で製造され
ており、前記セルのそれぞれが前記残りの３つの状態の
うちのいずれにもプログラム可能である特許請求の範囲
第１項記載のアレイ。 - （４）前記プログラム可能セルはそれぞれ少なくとも１
つの半導体接合に個別にアクセスするために複数の半導
体接合間に接続された端子部分を有しており、前記少な
くとも１つの半導体接合は前記端子部分と前記第１組の
アドレスラインとの間に接続されており、前記半導体接
合の少なくとも１つの他のものは、前記端子部分と前記
第２組のアドレスラインとの間に接続されている特許請
求の範囲第１項記載のアレイ。 - （５）前記プログラム可能セルが相変化可能な材料から
なる少なくとも１つの層を有している特許請求の範囲第
１項記載のアレイ。 - （６）前記相変化可能材料がアモルファス半導体合金を
含む特許請求の範囲第５項記載のアレイ。 - （７）前記半導体合金が、シリコン、ゲルマニウム、及
びその組合わせからなるグループから選択された材料の
合金である特許請求の範囲第６項記載のアレイ。 - （８）前記プログラム可能セルが前記整流性接合間に金
属の層を含む特許請求の範囲第１項記載のアレイ。 - （９）前記プログラム可能セルが垂直に構成されており
、半導体材料からなる複数の層で少なくとも部分的に形
成されている特許請求の範囲第１項記載のアレイ。 - （１０）前記プログラム可能セルの前記半導体接合がデ
ポジットされた半導体材料で少なくとも部分的に形成さ
れている特許請求の範囲第１項記載のアレイ。 - （１１）前記半導体材料がアモルファス半導体合金材料
である特許請求の範囲第９項又は第１０項に記載のアレ
イ。 - （１２）前記プログラム可能セルのそれぞれが相互に逆
方向に構成された１対のダイオードを形成しており、前
記第１及び第２組のアドレスラインが半導体材料の前記
層を前記プログラム可能セルに電気的に分割するための
手段を少なくとも部分的に形成している特許請求の範囲
第９項記載のアレイ。 - （１３）金属の別個の部分が相互に逆方向のダイオード
からなる前記対のうちの各対のダイオードのそれぞれの
間に設けられている特許請求の範囲第１２項記載のアレ
イ。 - （１４）半導体材料からなる複数の第２の層で少なくと
も部分的に形成された第２の複数のプログラム可能セル
を更に有する特許請求の範囲第９項記載のアレイ。 - （１５）前記プログラム可能セルのそれぞれが、直列に
接続され垂直に配置されており且つ相互に逆方向に構成
されたダイオードの対を形成している特許請求の範囲第
１４項記載のアレイ。 - （１６）前記第１及び第２の複数のプログラム可能セル
から直列接続され且つ垂直に配置された相互に逆方向の
ダイオードの複数対に、直列に接続され且つ垂直に配置
された相互に逆方向のダイオードを構成するための手段
を更に有している特許請求の範囲第１５項記載のアレイ
。 - （１７）前記複数対のダイオードのうちの前記ダイオー
ドの選択されたものが短絡されている特許請求の範囲第
１６項記載のアレイ。 - （１８）相互に逆方向のダイオードの前記複数対のうち
の各対の相互に逆方向に接続されたダイオードの間に別
個の金属部分を有する特許請求の範囲第１６項記載のア
レイ。 - （１９）前記プログラム可能セルが少なくとも複数の半
導体合金材料層を含むデポジットされた層からなる多層
構造体で形成されており、前記半導体合金材料層が当初
連続的な層としてデポジツトされており、前記複数の半
導体層は、前記構造体内の数個のユニークに選択された
場所に前記プログラム可能セルを与えるように前記多層
構造体中に構成されており、前記アレイは前記セルのユ
ニークな場所を少なくとも部分的に規定し、個別のセル
のユニークな場所で該セルのプログラムを可能にするた
めのアドレス手段を更に有している特許請求の範囲第１
項記載のアレイ。 - （２０）前記のデポジットされた半導体材料は、シリコ
ン、ゲルマニウム、及びその組み合わせからなるグルー
プから選択された材料の合金を含むアモルファス半導体
合金材料である特許請求の範囲第１９項記載のアレイ。 - （２１）前記アドレス手段が前記多層構造体の一方の側
に配置された前記第１組のアドレスラインからなり、前
記第２組のアドレスラインが前記多層構造体の他方の側
に位置しており、前記ユニークに選択された場所を規定
する複数の交点を形成するような角度で、前記第１組の
アドレスラインの導電ラインと交わつている特許請求の
範囲第１９項記載のアレイ。 - （２２）それぞれのプログラム可能セルにおいて、少な
くとも１つの前記整流性接合が半導体層と金属層とで形
成されている特許請求の範囲第１項記載のアレイ。 - （２３）前記相互に逆方向のダイオードがショットキダ
イオードである特許請求の範囲第１２項又は第２２項に
記載のアレイ。 - （２４）第１の端子部分と、第２の端子部分と、前記第
１及び第２の端子部分の間に接続されたプログラム可能
固体半導体装置とを有するタイプのプログラム可能セル
であつて、前記装置は、デポジットされたアモルファス
合金半導体材料で少なくとも部分的に形成されており、
前記端子部分の間に直列接続された前記半導体材料で少
なくとも部分的に形成された複数の整流性半導体接合を
有しており、前記半導体接合のうちの１つは、前記直列
接続に沿う第１の方向では比較的高いインピーダンスを
、前記直列接続に沿う第２の反対の方向では、比較的低
いインピーダンスを与え、前記半導体接合のうちの第２
のものは、前記第２の方向では比較的高いインピーダン
スを、前記第１の方向では比較的低いインピーダンスを
与えるように構成されているプログラム可能セル。 - （２５）前記プログラム可能装置が、複数の相互に逆方
向のダイオードからなる特許請求の範囲第２４項記載の
プログラム可能セル。 - （２６）前記の相互に逆方向に接続されたダイオードの
うちの１つが第１の伝導形のデポジットされた半導体材
料からなる第１の層と、この第１の層に接触しており、
比較的真性形のデポジットされた半導体材料からなる第
２の層と、この第２の層に接触しており、第２の伝導形
のデポジットされた半導体材料からなる第３の層とを有
している特許請求の範囲第２５項記載のプログラム可能
セル。 - （２７）前記の相互に逆方向のダイオードの他のものが
、第１の伝導形のデポジットされた半導体材料からなる
第４の層と、この第４の層に接触しており、比較的真性
形のデポジットされた半導体材料からなる第５の層と、
この第５の層に接触しており、第２の伝導形のデポジッ
トされた半導体材料からなる第６の層とを有する特許請
求の範囲第２６項記載のプログラム可能セル。 - （２８）プログラム可能アレイが基板上に形成されてお
り前記一方のダイオードのデポジットされた半導体材料
層は前記基板上にデポジットされてており、前記他方の
ダイオードのデポジットされた半導体材料層は、前記第
１のダイオードの層上にデポジットされている特許請求
の範囲第２７項記載のプログラム可能セル。 - （２９）前記ダイオードのうちの少なくとも１つが金属
部分を有しており、前記半導体材料層は前記直列接続に
沿う前記第１の方向では比較的高いインピーダンスを、
前記第２の反対の方向では比較的低いインピーダンスを
与えるように前記金属部分と整流性半導体接合を形成し
ている特許請求の範囲第２５項記載のプログラム可能セ
ル。 - （３０）前記ダイオードのうちの了度に１つにプログラ
ミング電圧及び電流を供給するために前記の相互に逆方
向のダイオードの間に配置された導電手段を更に含む特
許請求の範囲第２５項記載のプログラム可能セル。 - （３１）複数の半導体接合が設けられているプログラム
可能セルを複数個有するタイプのアレイをプログラムす
るための方法であつて、 この方法は、個別のセルにプログラムすべくこのセルに
プログラミング電圧がかけられるタイプのものであり、 前記セルのうちの少なくとも１のセルの、インピーダン
スを双方向に比較的高いインピーダンスから第１の方向
には比較的低いインピーダンスで、第２の反対の方向に
は比較的高いインピーダンスとなるように変化させるべ
く前記少なくとも１つのセルにプログラミング電圧をか
けること、及び前記セルのうちの少なくとも１つの第２
のセルのインピーダンスを、双方向に比較的高いインピ
ーダンスから前記第１の方向には比較的高インピーダン
スで、前記第２の方向には比較的低いインピーダンスと
なるように変化させるべく前記第２のセルに、プログラ
ミング電圧をかけることからなるアレイのプログラム方
法。 - （３２）前記セルのうちの、少なくとも１つの第３のセ
ルのインピーダンスを、双方向に比較的高いインピーダ
ンスから、双方向に比較的低いインピーダンスに変化さ
せるべく前記第３のセルにプログラミング電圧をかける
段階を更に含む特許請求の範囲第３１項記載のアレイの
プログラム方法。 - （３３）前記セルのうちの第４のセルのインピーダンス
を、双方向に比較的低いインピーダンスから、双方向に
比較的高いインピーダンスに変化させるべく前記第４の
セルにプログラミング電圧をかける段階を更に含む特許
請求の範囲第３２項記載のアレイのプログラム方法。 - （３４）前記のプログラム可能電圧がそれぞれ該電圧に
よつてプログラムされるべきセルの部分にのみかけられ
る特許請求の範囲第３１項記載の方法。 - （３５）前記プログラミング電圧がプログラムされるべ
きセルの少くとも１つの半導体接合に破壊を生じさせ、
短絡させることによつて前記セルに比較的低いインピー
ダンス状態をつくるに十分な大きさである特許請求の範
囲第３１項記載の方法。 - （３６）半導体合金材料を含む種々の材料からなるデポ
ジツトされた層の多層構造体とアドレス手段とからなり
、前記半導体合金材料の層は当初連続的な層としてデポ
ジットされており、この層はユニークな選択された場所
で選択された電気的機能をはたすべく該層のうちの少く
ともいくつかの間にプログラム可能な半導体的相互作用
を与え、かつ相互に別個にプログラム可能な２つの別個
の副次的組において前記のプログラム可能な半導体相互
作用を与えるように構成されており、前記アドレス手段
は、前記のユニークに選択された場所を規定し、該ユニ
ークに選択された場所で前記半導体合金材料層のプログ
ラムを可能にするように構成されている集積回路。 - （３７）前記のデポジツトされた半導体材料がアモルフ
ァス半導体合金材料である特許請求の範囲第３６項記載
の集積回路。 - （３８）前記アモルファス合金半導体材料がシリコンを
含む特許請求の範囲第３７項記載の集積回路。 - （３９）前記アモルファス合金材料がゲルマニウムを含
む特許請求の範囲第３７項記載の集積回路。 - （４０）前記半導体合金材料がシリコンとゲルマニウム
との両方を含む特許請求の範囲第３７項記載の集積回路
。 - （４１）半導体合金材料からなる前記層のうちの少くと
も１つが相変化可能な材料である特許請求の範囲第３６
項記載の集積回路。 - （４２）半導体合金材料からなる前記層は当初直列結合
され垂直に配置された相互に逆方向のダイオードの対を
形成している特許請求の範囲第３６項記載の集積回路。 - （４３）前記の相互に逆方向のダイオードの間に金属を
含む特許請求の範囲第４２項記載の集積回路。 - （４４）前記アドレス手段が、前記の直列接続され垂直
に配置された相互に逆方向のダイオードの対を、直列接
続され垂直に配置された相互に逆方向のダイオードの複
数対に分割するための手段を形成している特許請求の範
囲第４２項記載の集積回路。 - （４５）前記の相互に逆方向のダイオードの複数対のう
ちの各対の相互に逆方向のダイオードの間に別個の金属
部分を含んでいる特許請求の範囲第４４項記載のセル構
造体。 - （４６）前記アドレス手段は、前記多層構造体の一方の
側上で離間された第一の複数のアドレスラインと、前記
のユニークに選択された場所を規定する複数の交点を形
成するような角度で第１の複数のアドレスラインと交わ
つており前記多層構造体の他方の側上に設けられた第２
の複数の離間されたアドレスラインとを有する特許請求
の範囲第３６項記載の集積回路。 - （４７）デポジットされた半導体合金材料を含む種々の
材料からなり垂直方向に配列された複数の層からなる多
層構造体を有しており、半導体材料の前記層が当初連続
的な層としてデポジットされており、種々の材料からな
る前記層のうちの少くともいくつかのものが前記構造体
の選択された場所に該構造体を横切つて個別にプログラ
ム可能な選択された論理機能を与えるべく前記層の間に
半導体相互作用を与えるように構成されており、 更に前記の選択された場所を規定し、該選択された場所
で前記の選択された論理機能のプログラムを行なうこと
を可能にする手段が設けられているプログラム可能論理
アレイ。 - （４８）前記論理機能がアンド及びオア論理機能を含む
特許請求の範囲第４７項記載の論理アレイ。 - （４９）デポジットされた半導体材料からなる前記層が
直列結合されており垂直に配置された相互に逆方向のダ
イオードの対を形成している特許請求の範囲第４７項記
載の論理アレイ。 - （５０）前記の相互に逆方向のダイオードの間に金属を
含む特許請求の範囲第４９項記載の論理アレイ。 - （５１）前記多層構造体を一対有しており、この構造体
は相互に重ね合わされたプログラム可能な論理平面の対
を形成するように垂直に配列されている特許請求の範囲
第４７項記載の論理アレイ。 - （５２）前記構造体は、相互に重ね合わされたアンド論
理平面とオア論理平面と与えるようにプログラムされて
いる特許請求の範囲第５１項記載の論理アレイ。 - （５３）少くとも２対の直列接続され垂直に配置された
相互に逆方向のダイオードを形成すべく垂直方向に配列
された複数の半導体材料層を有する多層構造体と、前記
対の直列接続され垂直に配置された相互に逆方向のダイ
オードを、複数対の直列接続され垂直に配置された相互
に逆方向のダイオードに分割するため、及び選択された
論理機能を与えるべく前記ダイオード対の群をプログラ
ムするために前記ダイオードのうちの選択されたものを
短絡させることを可能にするための手段とを有するプロ
グラム可能論理アレイ。 - （５４）前記相互に逆方向のダイオードの複数対の各対
のうちの相互に逆方向のダイオードの間に別個の金属部
分を有する特許請求の範囲第５３項記載の論理アレイ。 - （５５）前記多層構造体を一対有しており、この一対の
多層構造体は折り重ねられたプログラム可能論理アレイ
を形成すべく相互に重ね合わされている特許請求の範囲
第５３項記載の論理アレイ。 - （５６）前記構造体のうちの一方の構造体のダイオード
対はアンド論理平面を形成するようにプログラムされて
おり、他方の前記構造体のダイオード対はオア論理平面
を形成するようにプログラムされている特許請求の範囲
第５５項記載の論理アレイ。
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