JPS6193717A - 電圧／周波数変換回路 - Google Patents
電圧／周波数変換回路Info
- Publication number
- JPS6193717A JPS6193717A JP59214220A JP21422084A JPS6193717A JP S6193717 A JPS6193717 A JP S6193717A JP 59214220 A JP59214220 A JP 59214220A JP 21422084 A JP21422084 A JP 21422084A JP S6193717 A JPS6193717 A JP S6193717A
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- Japan
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- output
- frequency
- frequency divider
- selector
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、所定の電圧信号をこれと対応する周波数信
号に変換する、いわゆる電圧／周波数変換回路に関する
。
号に変換する、いわゆる電圧／周波数変換回路に関する
。
従来、この種の電圧／周波数変換回路としては、所定の
集積回路とＣ几回路とを組み合わせ、Ｃ几回路の充放電
々流を利用して周波数信号を発生させるタイプのものが
良く用いられる。
集積回路とＣ几回路とを組み合わせ、Ｃ几回路の充放電
々流を利用して周波数信号を発生させるタイプのものが
良く用いられる。
しかしながら、Ｃ几回路に用いられるコンデンサは素子
のバラツキによって容量に誤差があるため、安定かつ正
確な周波数信号が得られず、したがって、Ｃ几の調整が
別途必要になるという問題点を有している。
のバラツキによって容量に誤差があるため、安定かつ正
確な周波数信号が得られず、したがって、Ｃ几の調整が
別途必要になるという問題点を有している。
〔問題点を解決するための手段および作用〕水晶発振器
の如く安定なりロック信号を発生する発振器と、このク
ロック信号を分周する分周器と、分周器出力と所定の位
相関係にある出力を出すフリップフロップとを設け、変
換すべき電圧信号に応じて分周器およびフリップフロッ
プからの各出力を合成することによって安定化および高
精度化を図り、調整を不要ならしめるようにしたもので
ある。
の如く安定なりロック信号を発生する発振器と、このク
ロック信号を分周する分周器と、分周器出力と所定の位
相関係にある出力を出すフリップフロップとを設け、変
換すべき電圧信号に応じて分周器およびフリップフロッ
プからの各出力を合成することによって安定化および高
精度化を図り、調整を不要ならしめるようにしたもので
ある。
第１図はこの発明の実施例を示すブロック図、第１Ａ図
は第１図の一部を詳細に示す詳細構成図、楢２図は第１
図の動作を説明するためのタイミング波形図である。第
１図において、１は水晶発振器の如く安定したクロック
信号を発生する発振器、２は多段カウンタからなる分周
器、３はフリップフロップ（群）、４は調節器（ＰＩ調
節器等）、５はアナログ／ディジタル（Ａ／Ｄ）変換器
、６はセレクタ、７は分周器、８はインバータゲート、
９は加算器である。
は第１図の一部を詳細に示す詳細構成図、楢２図は第１
図の動作を説明するためのタイミング波形図である。第
１図において、１は水晶発振器の如く安定したクロック
信号を発生する発振器、２は多段カウンタからなる分周
器、３はフリップフロップ（群）、４は調節器（ＰＩ調
節器等）、５はアナログ／ディジタル（Ａ／Ｄ）変換器
、６はセレクタ、７は分周器、８はインバータゲート、
９は加算器である。
調節器４には、成る制御量の検出値と設定値との偏差が
加算器９を介して与えられる。ｍ筒器４はこの制御偏差
を零にすべく所定の演算をして、それに対応した操作出
力を出す。この出力はＡ／Ｄ変換器５によって対応する
ディジタル量に変換され、セレクタ６へ与えられる。
加算器９を介して与えられる。ｍ筒器４はこの制御偏差
を零にすべく所定の演算をして、それに対応した操作出
力を出す。この出力はＡ／Ｄ変換器５によって対応する
ディジタル量に変換され、セレクタ６へ与えられる。
□
１ 一方、発振器１からのクロック信号Ｃ
Ｌは分周器２によって分周される。このとき、分周器２
が第１Ａ図の如き８ビツトのカウンタからなるものとし
、り四ツク信号ＣＬの周波数をｆとすると、各段の出力
Ｑｌ 、Ｑ２ 、Ｑ３・・・・・・Ｑ８からはそれソｉ
ｔ、 ｆ／２ 、 ｆ／４ 、 ｆ／８・−・−ｆ／２
５６ ノ周波数をもつパルス出力が得られる。フリップ
７０ツブ３は例えばマスタスレーブフリップフロップか
らなり、カウンタ２の各出力段に対応する数だけ設けら
れるが、第１Ａ図ではこれらが１つにま゛とめられて示
されている。７リツプフロツプ３のクロック端子ＣＫＫ
は、クロック信号ＣＬがインバータゲート８を介して導
入され、したがって７リツププロツプ３はクロック信号
ＣＬに対して半サイクル遅れで動作する。また、７リツ
プフロツプ３からは、その反転出力Ｑｌ、Ｑ２．Ｑ３・
・・・・・Ｑ８が導き出されているので、カウンタ２の
出力に対して逆相でかつクロックの半サイクル分だけ遅
れた出力が取り出されることになる。このフリップフロ
ップ３の出力および分周器２の出力はセレクタ６に与え
られ、こ＼で適宜に合成される。
Ｌは分周器２によって分周される。このとき、分周器２
が第１Ａ図の如き８ビツトのカウンタからなるものとし
、り四ツク信号ＣＬの周波数をｆとすると、各段の出力
Ｑｌ 、Ｑ２ 、Ｑ３・・・・・・Ｑ８からはそれソｉ
ｔ、 ｆ／２ 、 ｆ／４ 、 ｆ／８・−・−ｆ／２
５６ ノ周波数をもつパルス出力が得られる。フリップ
７０ツブ３は例えばマスタスレーブフリップフロップか
らなり、カウンタ２の各出力段に対応する数だけ設けら
れるが、第１Ａ図ではこれらが１つにま゛とめられて示
されている。７リツプフロツプ３のクロック端子ＣＫＫ
は、クロック信号ＣＬがインバータゲート８を介して導
入され、したがって７リツププロツプ３はクロック信号
ＣＬに対して半サイクル遅れで動作する。また、７リツ
プフロツプ３からは、その反転出力Ｑｌ、Ｑ２．Ｑ３・
・・・・・Ｑ８が導き出されているので、カウンタ２の
出力に対して逆相でかつクロックの半サイクル分だけ遅
れた出力が取り出されることになる。このフリップフロ
ップ３の出力および分周器２の出力はセレクタ６に与え
られ、こ＼で適宜に合成される。
このセレクタ６はｉｌＡ図に詳しく示されるように、分
周器２．アリツブ７０ツブ３およヒＡ／Ｄ変換器５の各
出力段数に応じた数のアンドゲート６１と、１つのオア
ゲート６２から構成され、アンドゲート６１の各々には
上から順に分周器２のＱｌ、Ｑ２・−−−−−Ｑ ８出
力と、７リツプ７冒ツブ３１〜Ｄ８からなる８ビツトの
データとが導かれている。
周器２．アリツブ７０ツブ３およヒＡ／Ｄ変換器５の各
出力段数に応じた数のアンドゲート６１と、１つのオア
ゲート６２から構成され、アンドゲート６１の各々には
上から順に分周器２のＱｌ、Ｑ２・−−−−−Ｑ ８出
力と、７リツプ７冒ツブ３１〜Ｄ８からなる８ビツトの
データとが導かれている。
したがって、変換すべきアナログ電圧に応じてＡ／Ｄ変
換器５からＤ１〜Ｄ８出力の少なくとも１つが得られる
ので、それと対応するアンドゲート６１により分周器２
および７リツプフロツプ３の出力が選択され、オアゲニ
ト６２を介して取す出されることになる。
換器５からＤ１〜Ｄ８出力の少なくとも１つが得られる
ので、それと対応するアンドゲート６１により分周器２
および７リツプフロツプ３の出力が選択され、オアゲニ
ト６２を介して取す出されることになる。
以上の動作を示すのが第２図で、同図（イ）は発振器１
の出力、すなわちクロック信号を、同図（ロ）は分周器
２のＱ１出力を、また同図（ハ）はフリップ７０ツブ３
のＱ１出力をそれぞれ示している。同図（ニ）はＱ１出
力とＱ１出力との論理積信号であり、したがって、Ａ／
Ｄ変換器５からＤＩ出力が得られたとき、アンドゲート
６１を介してｆ／２なる周波数信号が取り出される。以
下、同様にして（ホ）、（へ）、（ト）によりｆ／４、
（チ）、（す）、（ヌ）によりｆ／ｇ、（ル）、（オ）
。
の出力、すなわちクロック信号を、同図（ロ）は分周器
２のＱ１出力を、また同図（ハ）はフリップ７０ツブ３
のＱ１出力をそれぞれ示している。同図（ニ）はＱ１出
力とＱ１出力との論理積信号であり、したがって、Ａ／
Ｄ変換器５からＤＩ出力が得られたとき、アンドゲート
６１を介してｆ／２なる周波数信号が取り出される。以
下、同様にして（ホ）、（へ）、（ト）によりｆ／４、
（チ）、（す）、（ヌ）によりｆ／ｇ、（ル）、（オ）
。
（ワ）によりｆ／１６、さらに（力）、（ヨ）、（夕）
によりｆ／３２なる周波数信号がそれぞれ取り出される
ことがわかる。なお、ｆ／６４．ｆ／１２８およびｆ／
２５６なる周波数信号については、省略されている。し
たがって、飼えばＡ／Ｄ変換器５からＤｌ、Ｄ３．Ｄ４
出力が得られたものとすると、（ニ）、（ヌ）および（
ワ）、すなわちｆ／２゜ｆ／８およびｆ／１６の周波数
信号が取り出され、これがオアゲート６２により合成さ
れて（し）の如き出力、つまり、（ｆ／２＋ｆ／８＋ｆ
／１６）＝１１／１６Ｘｆなる周波数信号が得られるこ
とになる。すなわち、８ビツトのカウンタからなる分周
器と、上述の如く動作するアリツブ７０ツブ群と、セレ
クタとを設けることによりｆ／２ ずっの刻みで（２−
１）個の周波数信号を得ることができるものである。し
たがって、ビット数を増やすことによってより一層高精
度の周波数信号を得ることが可能である。
によりｆ／３２なる周波数信号がそれぞれ取り出される
ことがわかる。なお、ｆ／６４．ｆ／１２８およびｆ／
２５６なる周波数信号については、省略されている。し
たがって、飼えばＡ／Ｄ変換器５からＤｌ、Ｄ３．Ｄ４
出力が得られたものとすると、（ニ）、（ヌ）および（
ワ）、すなわちｆ／２゜ｆ／８およびｆ／１６の周波数
信号が取り出され、これがオアゲート６２により合成さ
れて（し）の如き出力、つまり、（ｆ／２＋ｆ／８＋ｆ
／１６）＝１１／１６Ｘｆなる周波数信号が得られるこ
とになる。すなわち、８ビツトのカウンタからなる分周
器と、上述の如く動作するアリツブ７０ツブ群と、セレ
クタとを設けることによりｆ／２ ずっの刻みで（２−
１）個の周波数信号を得ることができるものである。し
たがって、ビット数を増やすことによってより一層高精
度の周波数信号を得ることが可能である。
なお、上記ではフリップフロップとしてマスタスレーブ
形のものを想定したが、少なくとも基準クロックの半サ
イクル遅れで動作するタイプのものなら、如何なる形式
のものを用いてもよいことは云う迄もない。また、上記
Ａ／Ｄ変換器の出力を適宜に導出する手段を付加するこ
とにより、このＡ／Ｄ変換器を他の回路または装置との
間で時分割的に使用すること（マルチプレックス化）が
可能である。
形のものを想定したが、少なくとも基準クロックの半サ
イクル遅れで動作するタイプのものなら、如何なる形式
のものを用いてもよいことは云う迄もない。また、上記
Ａ／Ｄ変換器の出力を適宜に導出する手段を付加するこ
とにより、このＡ／Ｄ変換器を他の回路または装置との
間で時分割的に使用すること（マルチプレックス化）が
可能である。
この発明によれば、所定アナログ電圧をディジタル化し
た信号により、発振器出力を個々に分周した分周出力を
適宜に選択１合成して周波数信号を得るようにしたので
、高精度で安定な電圧／周波数変換が可能となり、調整
が不要となる利点が！ ｔ″ｆ″″１′″″。′
ｃ、ｓ、ｂ・
た信号により、発振器出力を個々に分周した分周出力を
適宜に選択１合成して周波数信号を得るようにしたので
、高精度で安定な電圧／周波数変換が可能となり、調整
が不要となる利点が！ ｔ″ｆ″″１′″″。′
ｃ、ｓ、ｂ・
第１図はこの発明の実施列を示すブロック図。
第１Ａ図は第１図の一部を詳細に示す詳細構成図、第２
図は第１図の動作を説明するためのタイミング波形図で
ある。 符号説明 １・・・・・・発振器、２，７・・・・・・分周器、３
・・・・・・フリ’／プ７０７プ、４・・・・・・調節
器、５・・・・・・アナログ／ディジタル（Ａ／Ｄ）変
換器、６・・・・・・セレクタ、８・・・・・・インバ
ータゲート、９・・・・・・加算器、６１・・・・−・
アンドゲート、６２・・・・・・オアゲート。
図は第１図の動作を説明するためのタイミング波形図で
ある。 符号説明 １・・・・・・発振器、２，７・・・・・・分周器、３
・・・・・・フリ’／プ７０７プ、４・・・・・・調節
器、５・・・・・・アナログ／ディジタル（Ａ／Ｄ）変
換器、６・・・・・・セレクタ、８・・・・・・インバ
ータゲート、９・・・・・・加算器、６１・・・・−・
アンドゲート、６２・・・・・・オアゲート。
Claims (1)
- 所定のクロック信号を発生する発振器と、複数個のカウ
ンタを継続接続して構成され該クロック信号をカウンタ
毎に分周する分周器と、該カウンタと対応して設けられ
カウンタ出力とは逆相でかつこれよりもクロック信号の
半サイクル分だけ遅れた出力をそれぞれ取り出すフリッ
プフロップ群と、変換すべきアナログ入力電圧を前記カ
ウンタの段数に応じたディジタル信号に変換するＡ／Ｄ
変換器と、該変換器の出力に応じて前記分周器およびフ
リップフロップ群からの各出力を合成するセレクタとか
らなる電圧／周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214220A JPS6193717A (ja) | 1984-10-15 | 1984-10-15 | 電圧／周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214220A JPS6193717A (ja) | 1984-10-15 | 1984-10-15 | 電圧／周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193717A true JPS6193717A (ja) | 1986-05-12 |
| JPH0469451B2 JPH0469451B2 (ja) | 1992-11-06 |
Family
ID=16652197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214220A Granted JPS6193717A (ja) | 1984-10-15 | 1984-10-15 | 電圧／周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193717A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496959A (en) * | 1978-01-17 | 1979-07-31 | Seikosha Kk | Frequency correcting device |
| JPS58206285A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 位相同期回路 |
-
1984
- 1984-10-15 JP JP59214220A patent/JPS6193717A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496959A (en) * | 1978-01-17 | 1979-07-31 | Seikosha Kk | Frequency correcting device |
| JPS58206285A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469451B2 (ja) | 1992-11-06 |
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