JPS6182239A - パ−ソナルコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は市販されているマイクロプロセッサ・チップ・
セ・ン１〜で設ｉ１されＩこパーソナルニ丁１ンピー１
−夕に関するものである。更に訂しくいえば、特定のハ
ードウェア依存性のために高速ぐ実行できない既存のア
プリケーション・プ［１グラムに対するソフ］・ウェア
・］ンバチビリテイを達成するＩこめに、正常な高速玉
−ドＪ、たは低速士−ドでプ１−１グラムを実行するＩ
こめに中央マイク［−１ブ［１セツリが制御されるパー
ツプルコンビコータに関するものである。

〔従来の技術〕

パーソナルコンピュータを導入した結果として商用およ
び娯楽用に極めて多くのアプリケージ」ン・ソフトウェ
ア・プログラムが作成されＩこ。それらのパーソナル］
ンピ］−タは市販のマイクｌ］１１−ルッリ・ｆツブ・
レツ１−を用いて設み１されている３、それらのマイク
［１ブ［ルッリ・チップ・セットは複数のマイク１コブ
１］セツリ−を含むことがあり、それらのマイク［１ブ
「ｌＩ？ツリは、実行スルーブツト・率の稈度が変化す
る結果となるにうなデー４テクチＶに従って接続される
。

パーツノルコンビ１−タの製造名により広く使用され−
Ｃいる非常に一般的２１マイクロプロヒツリ・デツプ・
ｉ！ツト【、Ｌインテル社（Ｉ　ｎｔｅｌＣｏｒｐｏｒ
ａｔ　ｉｏｎ　）の８０８８マイク［ｌプＩＴＩ　ｔ　
ッＩＪであっ℃、このマイク１］プロ１！ツリーはそれ
自身の特定の命令１？ツｌ〜を右している。それと同じ
命令セット・がインテルネ１からの異なるマイクロプロ
セツリツイ「わら８０８６マイク［１ブロヒツ１）でも
利用できる。８０８６マイク１−１プロセツリ−は十分
にｈい、８０８８の（まば２イ８、命令実行り゛イクル
速度を有する。インブルン１からは８０８７という別の
マイク１１ブ１１ｔ？ツリも入手できる。この８０８７
フイク［］］ブロセッリは８０８８または８０８６とと
もに使用でき、それによってより高い実行スルー　　４
　　＝ 一プツト速度を発揮できる。

ソフトウェア・コンパチブルな（１なわＩ）、同じ命令
セットを実行可能な）マイクロプロセッサを利用できる
と、低速のマイクロプロセッサ・チップ・セットのため
に書かれたある種のアプリケーション・プログラムに対
ｌノで、より高い実行速度で従来のパーツノールコンビ
１−夕の質を向上させることが可能である。より高速の
ソフトウェア・コンパチブルなマイクロプロセッサを利
用できるが、低速のマイクロプロセッサを高速のマイク
ロプロセッサで単に置き換えて、低速のマイク［１プロ
セツサ用に書かれたアプリケーション・プログラムの全
てを２倍の速度で実行するパーツプルコンピュータを製
作することは不可能である。

低速マイクロプロセッサ用に書かれたアプリケーション
・プログラムの各命令が低速と高速の両方のマシンで同
じものを実行するとしても、それらのアプリケーション
・プログラムの全てを高速マイクロプロセッサの実行速
度で実行できるというわけではない。あるプログラムを
高速で実行でき／−１いということ【、１、低速マイク
ロプロセッサ用に１［１ゲノムをｌｊ　＜　ＩＦＦにプ
ログラムが、時間に依存するルーチンを構成する際に特
定の実行リーイクル時間を利用するという事実から１す
るものである。たどえば、アレビゲームのプ１−１グラ
ムがそれの種々の機ＯＬを実１ｊＬｊるｌこめに必要４
１時間をマイクｌ］プロｌ″！ツリが発生覆るための通
常の実行ザイクルｌｌ）間にデレビゲ−１＼・プ［］グ
ラｌ＼は依存する。

ブログシｌ＼を高い命令実行速度ぐ実行させると、結果
として１）間間隔が変り、そのためにプログラムが機能
しくｒ　＜　＜＞る、１実行速度に依存しないアプリケ
ージ」ン・プログラムはそれらの高い実り速度で実行き
けることが通常て゛き、同じ結果を得ることができる、
。

低速のマイク【Ｉブ［１［ツリ用に出かれたアプリケー
ジ・１ン・ブ１］グラｌ＼を半分の時間で実行できるパ
ーツプルコンピコータを桿供することを市場においで商
業的に右利であることは否定できないが、そのマイク［
！プロセッリが低速のマイクロプロセッサ用に書かれた
全Ｃのアプリケーション・プログラムを実行できるのぐ
な（Ｊればそのマイクロプロセッサは競合できない。た
とえば、インテル８０８８．８０８７マイクロフ”ロヒ
ッリ一対（低速マイクロブ［１セツ’Ｊ対）では＜ｒ　
＜でインテル８０８６．８０８７マイク１］ブロセツリ
一対（高速マイクロプロセッサ対）を有するパーソナル
コンピュータを構成し、高速で実行できるアプリケージ
」ン・プログラムの高速モード用のり１１ツク周波数と
、時間に依存するアプリケーション・ブ１１グラムの低
速モード用のクロック周波数どの２種類のクロック周波
数で高速マイクロプロ１２ツリを動作さけることが可能
である。不幸なことに、この簡単なクロック周波数の変
更によっては、あらゆる種類のアプリケーション・プロ
グラムにラフ１〜ウエア・コンパチブルなパーツサルコ
ンピ１−タは得られない。

２つの　マイクロプロセラ４ノ・チップ・レッ１〜、す
なわち、８０８６．８０８８は、ソフ１〜つｒア・コン
パチブルであるが、マイクロプロセラ４ノの内部設計は
同じではない。内部設語のこの違いは、アプリケージ」
ン・プｆ１グラムの設計、ずなわち、それが多数のブ［
Ｉグラム飛越しを含んでいること、に応じＣ１すλられ
Ｉこアプリクージョン・プＩＴＩグラムの実１ｊ速度に
影響を及ぼす。高速マイク［−１ブ口１？ツリに対する
高速時の実行時間は、低速マイク［二１ブｌ−Ｉ　１？
ツリ用のより低い正常周波数にマイク［１プロ１？・ツ
リーのりに１ツクがセラ］−され（−いる時の実行り間
Ｊ、リーム比例的に短いということは必ずしもない３．
いいかえれば、仙の事を全て変えずに、マイク［１ブ［
１廿ツ゛りのり１−１ツクを高速七−ドから低速マイク
１１ブロセツリ川の正常クロックまで低くしＣも、ある
与えられたアプリクージョン・１１１グラムが低速マイ
クロプロはツリーぐ実行された時の実行旧聞と同じ実ｈ
　Ｒ間で、そのアプリケージ、１ン・ブ１］ダラムを高
速マイク［コブ１］セツサーで実行さ１！ることができ
ない。

インテル８０８６Ｎフイク［１プロ１？ツ号の場合には
、クロック周波数を８０８８マイク［−１プロレツリ菓
のＩＬ常＜２りＩ］ツク周波数周波数低くしただけで、
低速の１’、　０８　Ｂマイク「Ｉブｒ：Ｉ　ｔツリ・
チップの実行速度Ｊ：り高い実り速度が１ｑられる。こ
のように実行速度が高（なる理由は、２つのマイクロプ
ロセッサの間にある内部設翳１の違うことと、８０８６
がメモリｈ目ら１６ビツトの７エツチを心間とづ−るの
に、８０８８が８ビツト・バイト・）■ツブを必要とす
ることである。

それら２つのマイクロプロセラ１すの間の内部設計の違
いは、主として、マイクロプロヒラ１ノに設けられてい
るプリフェッチ・バッファ・メモリの数にある。インテ
ル８０８８においては、４バイトのプリフェッチが存在
するが、８０８６においては６バイトのプリ７工ツチ列
が存在する１、各マイクロプロセッサが、平均して希望
の実行スループット・クー１へを達成する」−ドを実行
し続けることができるようにするために、各マイクロプ
ロセッサはそれのプリフェッチ列を情報で満された状態
を保つように構成される。プログラムの飛越しが行われ
るど、プリフェッチ列の内容が失われる。その内容すな
わち情報が失われると、失われたプリフェッチ情報を得
るために要する時間のＩこめに、実行検問がむノビに費
されることに４ｆる。し１＝がっ（、りえられたり［１
ツク周波数で実行する４バイ１′・の７９７１７１列を
右し、かつ）Ｔツブ・リイクルごとに８ピツ１〜・バ、
イ１−を７−Ｌツブする８　０　Ｆ３　Ｂマイク１−］
ブ１］ｔ！ツ→ノは、同じりｌ二１ツク周波数で実行す
る６バーイトの１９７１７７列を右Ｊ−るが、フ１ツヂ
・１Ｊ−イクルごとに１６ビツ１へ・パイ１−を７−■
ツブする８　０８６マイクロプロセッサと【ま１Ｘなる
実行スループツ１〜を生ずる。、　８０８８マイク［１
プ［ルッリのために通常使用されるのと同じり１］ラッ
ク波数で８０８６マイクロプロセツリが実（−■する１
ｈに、Ｅ’Ｉ　Ｏ，８６が同じアプリケージ、１ン・プ
［１グラムをＪ、り高い速度Ｃ実行１ｊる理由は、プリ
フｒツブ・バッファの容量と、８ビット・バイトがメ七
りから）■ツブされる速爪とが巽をするからである。

しＩζがっ−Ｃ１高速では旧聞に依存しないアプリケー
ジ１ン・ブ１１グラムを実行するために高速マイクＩＩ
ゾＩ’ｌ　ｉ＝ツリを用意するが、１１間に依存Ｊ−る
アプリク−−シ・１ン・ブ［１グラムが占かれた対象で
あるマイクロブ１］セツサでそのプログラムが実行され
る時の実行速度どけば同じ実行速度でそれらのプログラ
ムが実行されているように児えるように、それらのプロ
グラムの通常実行速度を低くり−るパーソナルコンビコ
ータを設りると右利である９゜〔問題貞を解決するため
の手段〕 本発明によれば、モード選択信号に応答ｌノＣ１高速モ
ードまたは低速−し−ドで、低速マイク［ｌｊロセッサ
のために書かれたアプリケージ三１ン・プログラムを実
行する高速マイクロブロレツーリ−を有するマイクロコ
ンビ１−夕が開示される３、低速マイクロプロセッサ−
は高速マイクロプロセッサノとソフトウェア・コンパチ
ブルであり、第１のパイｌ−数のメモリを有する内部プ
リフ−［ツブ列を有する。

高速マイクロプロセッサは第２のバイト数のメモリを有
する内部プリフェッチ列を有する。低速マイクロプロセ
ッサにおける第１のバイト数のプリフェッチ列は、高速
マイクロプロセラ１）におｔノる第２の数のプリ７工ツ
チ列より少い。

このパーツプルコンビコータは、複数のバイトｒ措成（
きイ１に６詔をイ１１するＲ　Ａ　Ｍど、モード選択信
号に応答しＣり「１ツク信１を発生１）（、そのり［１
ツク信号を高速マイク［ロブ［１ヒツリヘ１）えるクロ
ッ／）光ｌ（器どを史に含む。低速モードにおいて、り
ｎツク信号の周波数は、低速マイク［−１プ「１セツ１
１のための正常なり］］ツク周波数と同じであり、高速
モードにおいて１．Ｊ、　低速マイクロプロゼッ４）用
のり１１ツク周波数より高いＪ、うに、前記選択信号に
応じ−Ｃ周波数を選択する。

このパーソナルニ１ンピーＩ−夕は、ｔ−ド選択信号に
応答りる論理手段と、アドレスされた場所の内容を１１
１６ために、ＲＡ　Ｍに対する１つおきの語アクセスが
同じアドレスに対する連続りる２回の３８アクｌ＝スを
必要とする」、うに、低速モードにある■に高速マイク
「１プ「ルッリの待機状態を制御するり［１ツク発生器
とを含む。このようにして、高速マイク１プ［１セツ１
）はイ１（速モードにおいては、平均して、低速マイク
［１ブロセツ１ｔでブ［１グラムを通常実行゛りる速度
とほぼ同じ速瓜でアプリケ−シー１ン・プログラムを実
行する。

〔実施例） 以下、図面を参照して本発明の詳細な説明する。

本発明の好適な実施例の以下に行う訂しい説明と、図示
とにおいて、信号を示すために以下の２法を採用してい
る。記号ｒ１−１．ｒｏ、ｌおよび用語「真」、「偽」
はあいまいなことがあるから、それらは使用しないこと
にする。その代りに、信号の「活性」状態と「不活１４
」状態に関連しτＦ論即的に高い（Ｌｌ　＞　、１と［
論理的に低い（１）１を用いる。信号名の後のアスタリ
スク（＊）は、信号が低レベルの時に［活性−１である
ことを丞す、。

たとえば、マイクロプロヒラ１Ｊ１０の状態制御線ＳＯ
＊は低論理状態の時に活性であり、マイクロプロセッサ
１０のレディ信号ＰＲＤＹは論理的に高状態の時に「不
活性−１である。それらの信号は、それの「活性」論理
状態とは逆の論理状態にある時に「不活性」である。こ
の実施例では、論理的に高状態の時にＳＯ＊は不活佃で
あり、論理的に低状態の時に信号ＰＲＤＹは不活性であ
る。

本発明の好適な実施例のある論理回路が、付加論理信号
を１ｒ、Ｉる１、：めにある論理イを号を絹合わ口るこ
とを東求される組合わ１！１］シツクを構成するのに、
プ「１グラｌ＼川能４１゛アレイ論理（［）Δ１）ヂッ
フ′を用い（作られでいろ５．そのような装謬に対しく
、１〕△１プツシにＪ、り構成されＩこ組合ｔ！論理回
路は図面にし示さず、説明ｂ　ｔｊＩＰ）　ｔ、７いが
、本発明に含よね−Ｃおり、かつ図示されＣいる各ＰＡ
Ｉ−チッ／を製造りるための論理段、？１データがこの
明細用に１１）△１段Ｒ１’ｊ’−タＩという名称の＋
Ｊ録どしｃ　ＨＬＪられている３、このｉ＋’Ｊ　ａｌ
’　Ｔ−タは、人力信号を組合わｌＩＣ図示の出力仁弓
を発１１りるための論ＩＩＩ！　’ｊ’ｔ：を提供りる
０のｅある。１ぞれらの設８１式お」：びブ１−１グラ
ｌ＼リベさＰＡｌチップの秤頻に対して（，１、［）△
１−製造者に、１、り提案されている標準的イヱ製造技
術を用いてその特定のブツブを製造り−ることが用能で
ある。

まず、本発明のパーツノル］ンヒ１−夕の論理回路の機
能ブ１］ツタ図が示され（いる第１図を参照Ｊ−る。こ
のパーツ９１丁Ｉンビ」−夕はマイク［ｌブ１］セッリ
−′１０ど−１−ノ゛Ｉ−１１？ツリ１２（以後［マイ
クロプロセッサ−２−１と呼ぶ）′ｃＣ構成れた中央処
理装百を中心として設置１される。ここで説明づる実施
例においては、マイク１］プ］］］？ツリー１０はイン
テルネＩの８０８６マイクロプロｌ″！ツリであり、］
ブロセツ１ノ、１２はインテル８０８７１ブロツザであ
る。

マイクロブ［ルツリ１は２０ピツ１〜のアト１ノツシン
グを行うことができる１６ビツ］へ・マイク１］プロセ
ツηである。第１図に示Ｊように、マイクロプロセッサ
２のためのアト１ノス線）まデータにＪ、り多重化され
、３つのバスＡＩ）（７・・・０）、△１）（１５・・
・８）、ＡＤ（１９・・・１６）に分７，１１される。

アドレス／データ線の上位１６ピツＩ−は上位バイ１−
（ＡＤ（７・・・０））バス１１と１−位バイ１−（Ａ
Ｉ〕（１５−・・８））バス１３に分割される。

」−位と下位のバイト・アドレス／データ・バス１３．
１１には関連する双方向バッファ・１ニット１６．１８
がそれぞれ接続されている。イれらのバッファ・ユニツ
］〜はＲＡ　Ｍメ王り・アレイ１４に対するデータの書
込みと読出しをバッファりる３、［＜ΔＭメ１ニリ１／
Ｉ（まト位バンク０およびＬ位バンク１１ブ分１〕られ
るどどもに、−１位ハイ］〜部と上位バイト部に分（）
られる、、ＲＡＭメトリ１／１は当＠ネ１に広く知らね
Ｃいる標準的（Ｈ技術に従つＣ構成される。いいかえる
と、１く△Ｍメモリ１１の１６ビツｌｙ−ｉｎは高バ、
イｈ　ａ３よび但バイト（１バイ゛１−は８ビット）と
しく、バラツノ１１６，１８を通じ（、マイク［１ブ［
１ヒツリ２の高バイトおよび低バイト・アト１ノス／ｊ
”−タ・バスへ出力される。

マイク［１ブＩＴＩ　１ごツリ２からの４本の上側アド
レス／データは、１＜ΔＭ１／Ｉのアドレスのみに関連
さけられる第３のバスを右−リ−る。アドレス・ラップ
２２　、２４　、２６　ｈ＜マイイ／　Ｉ−１ブロセツ
リ２からの３つのバスに応答して、マイクロブ「１セツ
リからのメモリ・アドレスに保持する。アドレス・ラッ
チ２２．２／１．２６からの出力はアドレス・バス５８
よりえられる１、り二のアドレス・バス５８は８ビツト
拡張バス６／Ｉの−・部も形成する。アドレス・バス５
８４．１：、ＲＡ　Ｍメ［す１／Ｉに関連するアドレス
Ｍ　ｊｌ　ＸおＪ、びメｔり制御回路２０に接続されて
、アドレスをＲＡ　Ｍへりえる。アドレスＭ　Ｕ　Ｘお
よびメ［り制御回路２０１．；１、ＤＭＡ制御器３８の
制御の下に、ｒ＜　Ａ　Ｎｑメモリ１４より・１するＤ
ＭＡオペレージ・１ンにも応答する。

Ｄ　ＭＡ制御器３８はＤ　Ｍ　Ａページ・レジスタ３６
ど、ＯＭ△アドレス・ラッｆ−／ＩＯと、Ｉ）　ＭΔア
ドレス・バッファ５０どを介してＲＡ　Ｍメ干り１４に
対するアドレスを指定できる。ｒ）ＡＭ制陣器３８の制
御の王にＲＡＭメモリ１４に格納すべきデータは、ＤＭ
Ａ制御器３８からの８ビット・データ・バス５／Ｉ　（
ＩＯＤ　（７・・・０））を内部データ・バス５６（Ｓ
ＹＳＩ）（７・・・０））に結合重るＩ１０データ・バ
ッファ５２を介して、バラノア１６．１８へ絶えられる
。内部アーク・バス５６はデータ入力高ラッチ２８ど、
データ出力高バッファ３０ど、データ入力低ラッチ３２
ど、データ出力低バッファ３４とに接続される。データ
入力高ラッチ２８とデータ出力高バッファ３０はマイク
ロプロセッサ２の高バイト・アドレス／データ・バス１
３の出力側に接続される。データ人力低ラップ３２（，
１）？−タ・バス５６を一マイク［コブ口１にツリ２の
（１（バイト・アドレスデータ・バス１１に結合σる。

、このバス１１【まバラ−ノア１８を介してＩ（Δへ１
メＬす１４に結合される。

ｊ′−タ・バス！−ｉ　／Ｉ　ｔＪ　Ｂじツ（−人力／
出力バスＣあ−）−（、人力／出）Ｊ装置をマイク＋１
７　ｒ’ｌ　ｔツリ２へ結合りる。本発明に従−）（、
装置の読取青用メ１す（ＲＯＭ）６０がその８ピツ１〜
１１０データ・バス５／１に結合される。　ＲＯＭ　６
０へのアドレスとデータＣ１目１０ｆ−タ・バッファ５
２ど・データ出力・高１１バツフ１３０おＪ、びｆ−タ
出力低バッフフ／３４を介してＩ　／　Ｏｆ−タ・バス
５４へ多重化（トれ（！７えられる。ぞれらのバッフ１
３０゜３４はマイク１１プ１−ルッ４Ｊの高アドレス／
データ・バス′１３おＪ−びイ代う７ドＩノス／データ
・バス１１にそれぞれ結合される。装置ＲＯＭは設バ１
時の選択によりＩ１０データ・バス’ｒ）／ｌへ接続さ
れる。

１６ヒツ１−・バス（１３，１１）にも接続できるが、
その場合には高バイト川と低バイト用に２つのＲｏ　Ｎ
ｉブップを必要ど１−る。

８ビツトＩ１０データ・バス５４には割込み制御器４６
および１１０制御器４８のＪ、うな標ｔｐ　ｒ７）１１
０論理装置が接続される。この実施例では、制御器４６
．　／Ｉ８はそれぞれインテル８２５９割込制御器およ
びインテル８２５５Ｉ１０制御器ｅ構成される。それら
の制御器の動作はインテルにより指示された標準的な手
順に従うものであって、当業者にとって周知のｂのであ
る。したがって、その動作についての詳しい説明は省略
する。

ローカル・システｌえ・バス５６番まアドレス・バス５
８および複数の制御１５７とともに８どツ１〜拡張バス
６４を構成する。この拡張バス６／Ｉは（＝１加ハード
ウェア周辺装置を加えて本発明のアーキテクチャを拡張
するために使用される１、制御バス５７は、バス制御器
７０から出る複数の制御線（本発明の場合には１ビツト
の制御）を含む。

本発明に従って、ある秒のパーツプルコンビコータのた
めに設計された既存の周辺装置に適合ηるとともに、そ
種の］ンビーＬ−夕のために書かれた多数のアプリケー
ション・プログラムを使用Ｃ−’＋９　　− きる（ソフトウェア・］ンパチブル）パーツプル、］ン
ピ１−タが４１１られる。１イＴわち、８ピツＩ〜拡張
バス６　／Ｉ　Ｌｔ、バードウ１７が設Ｋｌされている
レー１−にピッ１〜・バーイ１〜しいスルーブッ１−・
レー１−で常に動作するＪ、うに構成されている。従来
のパーツノル：Ｉンピ−１−タがｉｉＱ　Ｎｌされてい
る速度１ス上にマイク［１プロ１２ツ１）２の実行速度
が−［響してら、８ビット拡張バス６４のテ゛−タ伝送
速磨が、パードウ夏−アが設５１されｌこ伝送速亀から
影響を受けることは／Ｔい。この実施例に従って、マイ
クロプロレッリ２の高速実１１モードと低速実ｉｉモー
ドにおいで、８ビット拡張バス６４のり［１ツク速度は
４゜７７Ｍ１−ｌｚ′Ｃ：ある、。

マイク１１ブ■レッリ−１０はインテル８０８６マイク
ロ１０レッＩＪ−Ｆある。このマイク１］１０セツリ・
チップ実行速ｍはイれの姉妹マイク［］プロセッサｒあ
る８０８８の実行速度より大幅に高くなる。インテル８
０Ｂ８マイクロブ［１１？ツリ・チップは多数のパーツ
ノルコンピＪ−夕の製造省に広く使用されているノ１常
に一般的なチップである。

−２０＝ ８０８８マイクロプロセツサにおいて利用できる命令セ
ットを用いて、それらのパーツプルコンビコータのため
に多数のアプリケーション・プログラムが書かれている
。この命令セラ１〜はインテル８０８６マイクロプロセ
ツリー１０においても利用できる。このソフトウェア・
］ンバチビリティにより、８０８８のＩこめに書かれた
プログラム中の命令を８０８６で実行できる。しかし、
パーツノールコンピュータにインテル８０８６マイクロ
プロセツサを設けるだ【１では、インテル８０８８のた
めに書かれた全てのアプリケーション・プログラムをう
まく実行させることは可能ぐはない。この問題は、ある
機能を実１ｊするためにルーチンにより必要とされるあ
る時間間隔を設【するのにブｌ］グラマが８０８８の実
行速度を利用するという、あるアプリケーション・ソフ
トウェアが時間に依存するということから生ずるもので
ある。この種の状況はテレビゲーム・ソフトウェアにお
いて非常に一般的である。このアプリケーション・ソフ
トウェアを修正しないと、まり＾い実行速度のマイり［
１ブｎ　ｌ＝ツリを用いるＪ、うに／ｒつて、実際にそ
れらのＩＬ′１間間隔が疫って、イれらの問題がなり４
する。

本発明に位って、第１図に示Ｊアーキテクブヤは、マー
ｒり１１）１１　Ｌ？ツリ２を二車動作セードにさロー
（インテル８０８６のｌＪめに高速実行リイクル時間を
利用してアプリケーション・プログラムがそれらの高い
速Ｆαｅ実１ｊ′ｃさるようにするととも【、Ｓ１ブ【
−１グラムが占かれＩこマイク１］ブロレツサの実行リ
イクル時間に依存するアプリケージ」ン・プ［１グラム
を取扱う低速七−ドを持たせる３゜インテル？１の高速
および低速のマイク「１ブ［ルッリ【まソフトつ１ア・
−１ンパチブルである、すなわら、それらのマイ／）［
１１０ヒツ（〕が同じ命令レス１へを実行りるが、高速
マイク［１プロ１２ツリ１０を巾に用いて、そのマイク
ロブロセツ１」を低速マイク１１プ１］セツ１Ｙに通常
りえられるＪ、り低速のクロック周波数で動負さＵるこ
と、およびアプリケーション・プ１．１グラムｈ（低速
マイク１］ブロセツリで実１−７される３１１’ｆｆど
同じ速曵でそのプ［１グラムを高速マイクロブ［１セツ
膏すに実（−■させることは可能ではない。その卵内ｔ
ま、マイクロブ１］セツ１プの内部アーキテクチャが異
なるからである。

高速マイクロプロセッサにおいては、インテルは６バイ
ト・バッファ・ブリブＪ−ツチ列メ王りを設置−Ｊ　、
低速マイクロプロセッサにおいＣは、インテルは４バイ
ト・バッファ・メｔり設Ｇ−Ｊている。

プログラム飛越しを行うアプリケーション・１［１グラ
ム、およびプログラム飛越しを行うはどんと全てのアプ
リケーション・ブし１グラム番こ対して【Ｌ、高速マイ
クロプロセッサ−に設置Ｊられているこの付加Ｍのプリ
フェッチ・バッファ・メモリは、８０８６マイク［１プ
ロセツサが、プリフェッチ・バッファ・メモリ内にある
と想像されるｆ−タをプリフェッチするために要する＋
Ｊ加Ａ−バヘッド時間を表すようである。１しかし、実
際にそうで１′Ｌない。というのは、８０８６マイクロ
プ「１しツリはＲＡＭメモリ１７Ｉから１６ビツ］・晶
フｒツブ（１語当り２つの８ピツＩ〜・バイト）を行っ
ているからである。８０８６マイイ７［］プロ［ツリは
、プリフ［ツｆ・データの６バイトを得るために３）Ｉ
−ツブ・１ノイクルを要するだｌ−Ｊ　Ｆあるのに対し
て、同じりＩ」ツク周波数で動作してフｒツブごとに８
ピツ１〜・バイトを１＋する８０８８マイク［１ブ［１
セツリ゛は、４バイ１へのブリフｒツブ・データを得る
ために１プリフ−１ツブ・リイクルを必要とりる。

このよ−うに、マイクｌコブ［］ｔ？ツリのためのクロ
ック周波数を高速り１１ツクから、低速マイクロ゛プ１
］（ごツ１Ｊ用の１−常イ「り１１ツク周波数へ低くし
ただＩ′、ｌでは、回じり１］ラック波数で動作してい
る低速マイク［１ブロセツリがアプリケージ」ン・プロ
ゲラｌ＼を実行するＪ：りも速＜ｊアプリケーション・
プログラムを実行する高速マイクロプロセッサになる１
、ｌ″ＩＪ　ｒある。

−・方、マイク［］ブ［ｌレツリ２が次に８ピツｌ〜・
アクセス［−ドで動作するようにマイク１］ブロセツリ
２を制御すると、１リフ■ツブ・データの６バイトを盲
るために要する時間は６プリフ■ツチ・ザイクルである
が、低速マイク「Ｉブ［」セラ勺は／４４１イクルを必
要どりるだしｊ′ｃある。このモードにおいては、高速
マイクロプロセッサ−１０がアプリケーション・プ［１
グラムを実行する速度ＩＪ、同じクロック周波数で低速
マイク［］ブ［］ｔ？ツリがぞのアプリケーション・ブ
【１グラムを実１ｊする？！爪よりも低い。

本発明に従って、低速モードで動作している高速マイク
ロプロセラ１ブを、低速マイク［］ブ＋１１：７ブ勺が
アプリケージ」ン・プログラムを実行する時間にできる
だｔＪ近い時間でそのアプリケーション・プ［１グラム
を動作さけるために、高速マイク【−１プロセツサ２に
よるＲＡＭ１４に対ηる１つＪ５きのアクセスが詔）■
ツブであるようにするアルゴリズムを開発しＩこ。詔う
」、ツブの間にＣま８ピット・バイト・干−ド・フェッ
チが行われる。このＪ、うにして、ＲＡＭメモリ１４に
対するアクレスの数は平均して、８０８８において要求
される４４ノイクルにほぼ等しい。

この平均の結束は、Ｒ後のブ［−１グラム飛越しが起き
ｌこ時に、詔アクセスど８ピツ］・・バイト・ノ′クセ
スのうちのどのアクセスが行われたかに関係する。いい
かえると、いくらかの時間は、ある飛越しに続くノ゛リ
ノ１ツブ動作がある飴−ノＴツブ・リイクルＣ始する３
、・ぞのＲｆｉフ１ツブ・リイクルにおい（’　４．Ｕ
　１リフ■ツブ・ｌ゛−りの２バイトがｊ！？られる１
、イの１７１）ｆツブ・リイクルの後にはマイク［１プ
ｌ’ｉ　ｐツ４．）２により無′６１される詔すイクル
・フＩツブが続く（マイク［１プ１−１１ごツリはＷΔ
１１状態に置かれる）１．この浦すイクル・フＩ−ツブ
の１ｕに、ｌリノＩツブの次の２バイ１へをｌｒ／るた
めにマイク１］ノレスサツリ２に、Ｊ：り無視されイ１
い同じ背水が級；き（−マイク［１プ［Ｉレッリ【まＷ
ＡＩＴ状態から解放される）、・この後に最１ｕの２バ
イトを１するＩ、：めにイ］加詔４ノイクル要求が続く
。この状況に対しては、−ノ′リフｌツ１−・ｊ゛−タ
の６バイ１へを１するために全部で４ノ■ツブ・リイく
ノルが起きたことにムる。他の状況に対しＵ　Ｇｉ、マ
イクロプロセッサ２により無祝さ４するＭ；アクｔ！ス
ににリブリフエラ１の６ハイ１−が１！１られ、イの１
９に、初めの２バイトを１ｊｌ？Ｊ／こめに使用される
同じ場所に対Ｊ−る冊アクセスが続く、、この１９に、
次の２バイトを得る語アクセスが続き、その後に無課さ
れるＫｊ１アク１！スが続き、それに、プリン［ツブ・
データの最後の２パイ１−を得るために同じアト１ノス
への１１１アクＩ７スが続く。この状況に対１）では全
部でｊノ■ツＪ・リイクルが使用される３、シたが−）
で、平均りると、低速で動作している高速マイク［１プ
目レツリ２により要求される）゛リフ１ツヂ・ゲータを
青るために要りるｌｌｉ間艮は、イ］（速マイク［１ゾ
［Ｉｔツリにより要求される時間良に【、１ぽ舌しい３
．シＩこか・）で、はとんどの部分に対して、高速マイ
ク１］ノ「１ヒツ１ブが低速マイクロプロ１′！ツ］プ
に対する１［常イｉり「１ツク周波数で動作している時
に、その高速マイクロプ１］セッリが；ｊえられたアプ
リグーシーｌン・プログラムを実行するｌこめのプ１−
１グラム実？１１ｔ、Ｓ間【、１、受は容れることがで
きるはどＩ？ｉｌ　ｔ；ひある、。

低速で動作し−Ｃいる高速マイク［１ブロヒツリにより
要求されるシリ−）Ｊツヂ・データを本発明が１するた
めには、ＲＡ　Ｍメモリ１４から読出さねたデータの１
６ビツトが無視され、以後のフＩツト１フイクルにお（
する同じメｔす１４の場所に’７４　？ｌるｊ゛−タ・
）ＩりＥ−スか、マイクＩＩノｒｌ　１＝ツリ１０に実
際（・−スト［１−Ｉさｉする情報の同じ′１０ビット
をｌ：１゛る、１、・）に、マイク１１ブ１１１！ツリ
２からの１つＡ３さのＩｉ！ｉアクｌ？ス・リイクルに
おい（マイク１］ノｌ”Ｉ　ｔツリ１０（！持典状態（
９−首く必要がある。この４Ｊン）ｆ、−１ノ（，１つ
の１２ΔＭメ七り１４語に含Ｊ：れＣいるブリー）１ツ
ブ・データの２バイトを発生りるＩこめに【、１２ノ１
ツ升・す゛イクルを必要とする１、要求７／晶′１１１
０４（幾ＩＩシック６８はりＩ’ｌツク回路１６に応答
１）Ｃ１マイク１］ノ゛１−１１ごツリ２にイれらの待
機状１１’、を発ノ１−するｌｃめに必ｐｉ　ｌＴ制御
信号を発生器る３、バス制御器７０もり１−１ツク発生
器〔５Ｇと要求／　Ｋ’１−１−！Ｉ持機［］シック６
８に応答しＣバラノア制御器７２４制ｆｉｌ＋−！Ｉ−
る９、このバツノ７７制御器は種々のアト１ノス・ノツ
プ、データ・バッファおよびラップ等を制御して、本発
明の７−ギｊり升ｔ７を通る一ｊ゛−タの流れを制御り
る、。

第２図、４８３図、第１図【Ｊ組合わされて、マイク１
１ノ゛［ルツリ２ど１）ＭΔＲ１り神器３Ｂの間の相ｎ
接続の訂しい回路図を小！Ｊｏマイク１］ブ１１１？ツ
リ２からアドレス・バス５８よぐの多重化されたアドレ
ス線／ｆ−タ線からのアドレスをインター−ノエイスリ
−る複数のアドレス・ラッチ２２．２’ｌ。

２６が第２，４図に示されている。データ入力ノッチ２
８，３２と、データ出力バッフ７ノ３０　。

３４どＲＡ　Ｍ　ｆ−タ・バッファ１６．１８とが第４
図に示されている１、第４図には、データバス５６をデ
ータバス５４（第１図）にインターフＩイスする１１０
プ１−タ・バッファ５）２も示されＣいる。

第３図にはクロック発（１−器６６の論理回路も示され
ている。このクロック発生器６６は１つの１４、３１８
１８ＭＩ−Ｉｚ水晶発振器からいく゛つかのシステム・
クロックを発生する。発生されるシステム・クロックは
マイクロプロ１？ツリ２のり１−１ツクＣＩ　Ｋど、ｌ
）　Ｍ　Ａ制御器３８のり１］ツクＤ　ＣＬ　Ｋと、シ
ステム・バスに関連りる回路を同期させるクロックＢ　
ＣＬ、　ＫおＪ、び１１　（’、　Ｌ−Ｋ　４：と、反
転されたマイク「１プ［１セツリ２のり［１ツクに等し
いクロックＰ　Ｃ１，−Ｋ　＊と、１１０装圓のタイミ
ングを一′るり１１ツク１００１にと（゛ある。

シス）−八ｔρｉ１を筒中１．−する／ｊめに、１−７
いに数−ノノ砂以内（・同期さく」られる、Ｊ、うｔａ
ｒいくつかのシステｌ＼・り１１ツクが得られる。これ
に１１．１つのＩＣ内に一ノリツー７′）１１ツＪ′を
用い（同＋１１１り１］ツクを発ｔ１１ノることｌ；二
Ｊ：す（■われる１、高速ロジックを用いることに、１
つ、タイミングの１ｌｌｕ／％ｔｒｉ小に保持されるこ
とにより、１（１１のシステム・タイミングのＩこめに
安定イ饅１１１魚を（ｊえる１、 第３図る参照しく、水晶発振器１１１１らの１システム
・り１−１ツクＭ　Ｃ１，、Ｋの周波数１．１１４　、
３１８１８ＭＩＩｚｒ、周ｉｌｌ　ＩＩ　Ｃ９、８／ｌ
　Ｊ］秒ぐある。、イの水晶発振器はデフ、　−ｊイ・
リイクルが約５０％のり「ｌツク（Ｍ　＋Ｔ３を発ｔ１
−シ、以トに説明りるり「１ツクのは、（・んど１１土
り１］ツクＭ　（、：　１．　Ｋの＼″ＩＬり縁部））
日）発ノ１される。

シスｊｌ＼・り【１ツク［ｌ　Ｏｌ、　Ｋ　ｌ；Ｌ　Ｍ
　（’、　ｌ−Ｋを３分の１にブ１周・することに、１
、り得られ、高論理状態にお【〕るデ５−フィ・リイク
ルｋ１．３３％でｄりる。このり目ツクの周Ｉｌｌは２
０≦〕、巳）ノーノ秒である。システノ、・り１１ツク
ｎ　ＣＩ　Ｋ　：ｌ？　ｔ、ｌ　１１　（ｃＬ　Ｋの逆
Ｃある。

システム・りＬ１ツク△Ｇ１１くは＋３（ｃＩ　Ｋに類
似Ｊ−るが、位相がＩＲＣＬ、　ＫよＶ）　Ｉ　Ｍ　Ｏ
ＬＫ号イクイクル−Ｊ　１１移さ１↓られている。八Ｃ
ＩＫと１３　に　ｔ、　Ｋ　１１゜２個のフリップフロ
ップ３，４ｔこより発生される、。

それらのフリツブフ「１ツブは２ピッ１−・シフ１〜レ
ジスタとして１区続される、１こ（Ｄシフ１〜レジスタ
への人力は論理式（ＡＣＩ　Ｋ　＋　１３にＩＩ＜）　
＊により与えられる。

システム・クロックＣＣｌＫ１１１４ｃｌ−にリイクル
時間周明だＩＪＨ延さ１！られたクロック信シ：Ｂ　Ｃ
Ｉ　Ｋである。このクロックＣＣｌ−Ｋは、バス指令と
バッファ制御指令を発生するために状態ンシン（ｃｒ’
ＬＪ　　ＰＡ１６とＦ３ＵＳ　　ＩつＡｌ−１０、第８
図参照）を動作ざ１！るため に使用される。

プロレッリ・り［１ツクがマイクロ）゛「ルツリ２の要
求を犯さ／ｉい、Ｊ、うに、１０はツリ・りＩ］ｌツク
高速モードから低速モードへの切替えのタイミー　　　
３　’ｌ− ングを１．１６１、めにシステム・り１１ツクＳ　Ｗ　
（ｃＩ　Ｋ（第７図）が用いられる５、高速モード中（
、二、１３　ＣＬ　Ｋ　＊がイ１（１ノペルＩＪｈる（
ｖｌ　Ｊスフ１の助に、Ｓ　Ｗ　Ｃｌ−１くがＩＭ（７
１にリイクル１１７間だ４−Ｊ低１ノベルとなるように
−りるのは、１３　Ｃ１，Ｋ　：Ｉ：とＰＣｌ、　ｌ（
＊の論理和機能である３、低速し一ド中１．１Ｓ　Ｗ　
Ｃ：　１．−　Ｋ　ｔ、ｉり１１ツク信ｔｖ　＋ｔ　ｒ
；　＋　＋＜　４：に等しい。

システム・り１１ツクｌ）　ＯＩ　Ｋのマｌトリ縁部は
ＢＣＩＫｒ／）ｆ７十り縁部ｔこｌ１ｉＩ　！Ｉｔ１１
ロノるが、その立１゛り縁部（、口１ｋ　Ｌｆ　り０％
ｉ’−ｔ−ティ・リイクルと／ｌる」、うに調整さ４す
る。この調整１．１．、Ｉ’）ＣＩ−にリイクルの′１
（分にわ１．−〇てＭ　に　Ｌ　Ｋの立下り縁部でフリ
ッ７　’Ｔ７１１ツ７’　７　Ｂを論理的に高い状態（
、−プリエンｔ−ｊることにより（１われる。

シスーｊム・り［ｌツクｐＨｌ＝は、ブロセツ１す・シ
スアームのモードに応じ（，２つの周波のうｔうの１つ
で機能リ−る。高速二［−ドにおいては、ＰＣＬ、、　
Ｋ　ｉ：はＭ　ＣＩ−、Ｋを２分の１（３−分周覆るこ
とにより１ｑら］′１１その助の周波数は７．１　ｆ３
Ｍｌｌｚ　、周期【、１１３９．６８ツク秒Ｃある。低
速モードにおいてはＰ　ＣＬ　Ｋ　＊は３　ＣＩ−、Ｋ
　＊と同じである１、これは、Ｐ　Ｃｌ−Ｋ　＊フリッ
プフ１１ツブ８２の入力をＡＣＩＫ：ＣからＰＣＩ−Ｋ
へ切替えるためにマイクロブ［１ｔ？ツリ８０を用いる
ことにＪ、り行われる。

システム・り目ツクＣｌ−Ｋはプロｔ？ツリー・り１１
ツクであって、ｔ）　（ｃ１，、Ｋ　：ｉ：ど同じ２種
類の周波数を有する。Ｃ１］〈の１γＦり縁部は、ある
論即回路中の伝播遅延を除き、ｌ：）　ＣＬ　Ｋ　＊の
立−トリ縁部にほぼ同期する３、低速モードにおいては
、ＰＣＩＫ＊はマイク［１プ［１１？ツリ゛８４の２゛
つの部分を通り、クロック・ドライバによりバッフ１さ
れて信号ＣＩＫを形成する。Ｍ　（Ｊ　Ｘおよびドライ
バ・フリップフｌ］ツブの異４′にる大きな遅延と小さ
い遅延を除き、０１に信号は３分の１分周カウンタの固
イ１の３３％デ］−アイ・リーイクルをイラする。

高速ニードにおいｒ　ｌ；Ｌ　１りｎツク・ドライバを
駆動するマイクロプロセッリ゛８６は、ｌ）　ｌ−ＣＫ
　ＳＣのうち遅延線により２０ナノ秒だζＪＷらされる
部分を選択する。これに」：す、Ｇ　ｌ−Ｋの出ノ］／
界この高い周波数において３３％のデ」−ティ・＋１イ
タルｌＪｌ、１　＋；ｆ’　ｉ！Ｆ　＜調整さねる。

各トノイバ・トランジスタＱ３．Ｑ／ｌがリイクル時間
の１まんの一部、約２　Ｅｉ　Ｊノ秒、だ１１通状態（
こされる、Ｊ、う（、二、り１−１ツイノ・ドライバは
マイク１”Ｉ　’７１１１＝ツリ８４へくと流、結合さ
れる。このＪ、うに交流結合・ｊるの（，１１、［・ノ
ンジスクの蓄Ｍ前間の問題、または各Ｉ−ノンジスタを
駆動りる経路にお【）る遅延時間が？／＜するＪとによ
り、両１ｉ　（７）　ｌ−ランジスタが１１毬に聯通状
態にされることを避けるためであるａＣＥ　Ｉ　Ｋ　線
のｆＡ（、ｉｉの容重（最大１０Ｃ）ｏｆ〉に、」、す
、：それらのトランジスタがＥｌｌ　１３通状態のＩＭ
ｔこ、０１１く信月が１　’Ｉ　り１１７秒（最良）以
内に減衰仕ることをｊｆｌ　＋ｌ　！ｌる、１１０にＩ
Ｋは＋１　ＣＩ−Ｋシ１；り１］ツクを２分の′１に分
周しｌＪもの？″ｄワる。、　Ｉ　Ｏ（’：Ｌ　Ｋの周
波数ｔｅ１２　、３８　（ｉ　３６３３　Ｍ　Ｉｔ　７
　’（あって、周期ｔ；ｔ　／Ｉ　１９ツク秒である。

ｌ０ＣＩＫりｌ−１ツクは１１．１間を泪るＩこめ（６
−σ）み用い１）れるから、このｌ０ｃＩＫり１−１ツ
ク（；１仙のシステム・り１１ツクと一定の位相関係【
４二ある必すシ１まイｊい、。

周波数が切替えられる前記システム・りＩ］シックＣＩ
　Ｋ、ｐｃ＋ａ＜＊＞の周波数初動えはイ［怠のＤ　Ｍ
　Ａ　ＩＪ−イクル中に行われる１、これは、バス制御
状態マシンが能動時間にある間に、土−ド切Ｈλにより
バス制御状態マシンが混乱ざ１！られることを阻止づる
ためでｄりる。また、Ｐ　ＣＩ　Ｋが低レベルにされた
時に、モード切替えの後のただ２つのＭ　ＯＩ　Ｋリイ
クルの間だＧＪ但レベルを保゛つよう４ＴＢＣＩＫどＩ
’）　ＣＩ−Ｋの位相関係の０！ｆに、高速七−ドから
低速モードへのモード切替えが行ねねる。

これは、Ｔ　Ｕ　ＲＢ　Ｏ制御線を同期させ、仏！１Ｓ
　ｉ、　ＯＷ　（モード選択１５月）を形成づるために
、信号Ｓ　Ｗ　ＣＬ　ＫにＪ：す「）ＡＩ三Ｎをゲート
することにより行われる。これによりバス状態マシンを
円滑に遷移させることができ、かつぎれいイ１り１］ツ
ク遷移を行わせることができる。（信号５ＬＯＷの発生
については第７図を参照されたい。）次に第７図、第８
図を参照する。第７図の右側に第８図を置くことにＪ：
す、要求／許可待機１］シック６８と、バス制御器７０
ど、バッファ制御器−３！＞　　　− ７２（第′１図）のムＩしい回路図が形成される。要求
／　ｒ＋　Ｉ！Ｔ持３４１１　シラ’／　６０と、ハス
制御ｎＩ　Ｒ１：　７０　ト、バッファ制１ｊＩＩ　器
７２との機能は、インデルの８２８　Ｅ３バス制御：δ
；お、１；び８２８／ｌレデイ・ロジックとのｉＴ常’
、ｘ　ｉｔ’ｌｌ　１１１機能の代りをする１プのであ
る。

８２　ｔ３８バス制御ｌｌ器と８２８　／ｌレディ・１
］シツクはインナル８０　Ｂ　６マイク１１ブ１−ルツ
リと８０８７ンイク１１グ１１１どツリに通常組合ｒ）
される。

３１、ず第Ｅ３図を参照りる。、この図にはＣＰ　Ｕ　
Ｐ　Ａ１が示され−（いる３、このＣ１）　ｊｌ　ｌ）
　Ａ　ｌ−はレジスタを０個石１ノ、＋Ｔ常出力を２つ
有する［）Ａ１装防である３、どの（ン１）　ＬＪ　Ｉ
）Δ１−６１’３１に　Ｐ　Ｃｌ−Ｋ　：ｌ：クロック
にＪ、リフ［１ツクされる。、にＰＬＪｒ）Ａｌ　６８
およσ下記の他の１）△１−装置の７゛１１１１グラミ
ング設泪・１録の１）△１１段１式トールられている。

Ｐ　（’、　ｌ　Ｋホのｓ’ｔ　Ｉ−り縁部がマイク１
］ブ１１Ｌ？ツリー２り１１ツクＣ１１〈の立上り縁部
にほぼ同期する。

ＣＰＵｒ）Ａｌ２Ｏの［１シツクはＲＱ　／　Ｇ王蝮換
に対する（ｋｉ　１４要求／保１１＃認ど（１）ΔＦＮ
；七。

ＲＱ　：ｌ：お土びＷＧ　１　＝ｌ：　）　、いくつか
のプロセラ（Ｊ−・レディ・ロジック（＋’　Ｒ１１Ｙ
　）ど、１６ビツト・メ干りにお【ノる要求をスタート
する［Ｉシック（Ｍｌ　１．Ｍｌ　６Ｃ＊およびＭ　１
６　ｆ’＜’　Ｉ’）　：Ｉ：　）どを実現する。

第８図には、８レジスタ、３状態出ノＪＰ△１−装置で
あるＢ　Ｕ　Ｓ　ＰΔ１−７０も示されている。このＢ
ＵＳＰＡ１７０はＣＣＩＫクロックにＪ：リフ［Ｉツク
される。このクロックの立上り縁部は、低速モードにお
けるマイクロプロトツリ・り［１ツクの立下り縁部と同
じである。Ｂ　Ｕ　Ｓ　Ｐ　Ａ　Ｌ、、　７０における
ロジックは５つのバス指令（ＭＲＤＣ。

ＭＷＴＣ，ｌ０ＲＣ，ｌ０ＷＣ，ＩＮＴＡ）と、指令の
終りを示寸信号（ｃＭＤＦＮＤ、ＣＭＸ）と、８ビツト
・バイト５４に対する各語アクｐスの高バイトとを発生
する。マイクロプロトツリ２が動作している時だけＢＵ
ＳＰＡ１７０の出力は可能状態にされる。Ｄ　Ｍ　Ａの
動伯中は、指令出力（ＭＲＤＣ，ＭＷＴＣ，ｌ０ＲＣ，
ｌ０ＷＣ）がＤＭＡ制御器３８（第２図）にＪ：り即動
され、ＡＯＸ＊出力は動作しない高状態に引きあげられ
、Ｇ　Ｍ　Ｘ　＝Ｃが１＜△Ｍ　　５ＷＮＩｌｌＪＸ１
．Ｉ弓（３二より駆動さ１′；る１゜ ＣＩ）　ｔＪ　Ｐ△；６８どＩ４　（Ｉ　Ｓ　Ｆ）△１
７０は、システｌ＼・バスの１ノｒ　（状態を検出する
［−１シツクを含み、でれに従ってシス−ツムのタイミ
ングを調整する、１ 第８図にｌ；１．　ｒｔ　ｔｊＩ−Ｆ’Δ１７２も示さ
れ′Ｃいる１゜これ【、ｌ、　ｌ　／人力、８出ツノの
１つへ１−装詔であって、シスラ１１・り１１ツクのい
４゛ネによってもクロックされイｌい、、　１３　（Ｊ
　ｌ−用一Δ１７２４．１．、マイクロプロセッサ２７
ド］ノス／デ′−タ・バス（１３，１１）と、アドレス
・バス５８　Ａ３Ｊ、（ｆ　ｔ’−タ・バス（＋６の間
の１６−８１′ツト・バス疫換を（１う名神のバッフノ
アお、、Ｊ：　（ｆフップを制御する１１シツクを含む
。

このゆ換を制御りる信号は＋３８１　Ｎ：Ｉ；、　１１
８１−１０ｔＪ　’ｌ’　：ｌ：　、　Ｌ３８１．、、
　ＯＵ　’ｌ−：ｌ：　、　１３　Ｂ　１＋　１−△１
−および［３８１１△−１−（・ある。＋１　Ｕ　Ｆ　
ＰΔ１７２はＩ１０データ・バ・ンフンフ（１０Ｉ］Ｌ
Ｎ　４：ど［０１）　ｌ　Ｒ）を制御！する１１シツク
ど、１１０およびＤ　Ｍ　Ａのｉ！ｌ］ｆ１にお【」る
標１１ｊ−シスｊム持機状態の発生を制御する［１シツ
クどを含む（Ｗ△Ｉｆ（ｃＬＫ）。

次に第５図、第６図を参照りる。第６図を第５図の右側
に置くと、第゛１図に示されている［くΔＭメ干り１４
どアト１ノスＭ　Ｕ　Ｘおよびメモリ制御器２０の詳し
い回路図を形成する。ＲＡＭメモリ１４は１８個のＤＲ
ＡＭ　Ｉ　Ｃの２つのバンクで椙成される。２つの各バ
ンクはそれぞれ９個の１０より成る高廿ツ［・ど低ヒッ
１〜に更に分割される。

各セットはマイクロプロはツ＋、＋　２の語の高バイト
・と低バイトにそれぞれ対応する。［くΔＮ４メ干り１
４に対す１バイト・アクセスす＞ｉわち１語アクセスを
行えるようにするために、各レットに対して奇遇検査が
個々に１−１われる。ＲＡＭメ■リノ１１のタイミング
が遅延線ど非同期で（ｊわれて、マイクロプロセッサ２
０２秤類の各クロック速度ｒ１ＤＭＡ制御器３８からＲ
Ａ　Ｍアク【？スを（うえるようにする。

第５図はアドレス・マイク「１プロセツリおよびメモリ
制御回路２０（第１図）を示す、、このあれマイクロプ
ロ廿ツリーおよびメモリ制御回路２０は８１１１ｔｌｌ
ｌ　ハＪｌ／　Ｍ　Ｆ　Ｍ　ｌ）Ａ　Ｉ−、９０ト、Ｎ
Ｍ線９２と、一対のｉｌドレス・ζノイクＩＩノ′ロ１
！ツリ９’ｌ、９６とを有する＋ｌ　”ｆわらのマイク
１１ブロセツリの出力信号Ｉｔ、Ｉ、Ｍ　［Ｍ　ＩＩ）
　Ａ　Ｉ−、９０からの制御線ど同様に、ｉ１′１つ１
１のダンピング抵抗器を含む。マイク［］プロ［ツリ９
／１．９６とＭ　ＩＭｌ）　Ａ　Ｉ−９０どの出力は１
）１り△Ｍプツシ・）７１ノイヘ直接りえられる（第６
図）。

ＣＰ　Ｕ　ｌ）Ａ　Ｉ　６８がメｔり読出【ノの状態を
認め（、イー７ト３Ｍ　１６　＊どＭ　１６　Ｒｌ）　
：ｉ：を活性状態にセラ！へした時に、ＲΔＭ１７Ｉの
読出し１ノイクルが始まる３、Ｍ　１６１：信号は１「
１−遅延線９２どＭ　Ｉ−Ｍ　Ｉ）Δ１９０を直接駆動
してアクヒス・１ノイクルを開始覆る。　Ｍ　Ｅ　Ｍ　
ｌ”Δ１−９０はマイクｌコブ１−１１−ツリ２にＪ２
リブｔ／１さねたアドレスを複合して、適切イｒ１欠△
ε３Ｘｉ：出ノＪを、ｌ−＜　Ａ　Ｍメモリ１４内のＤ
　Ｉ’＜　Ａ　Ｍノνレイに対する（ｊ）′ドレスにス
ト「１−ブさけろことがτ・きるＪ、うに１する。Ｍ　
１６　＊信号が遅延線９２を伝わって仁ｊ’４　ＳＷＭ
　ＬＪ　Ｘ出力を発」−リ”ルど、Ｓ　Ｗ　Ｍ　１１　
Ｘ　（７￥；　Ｇ、Ｌ　ｎｉｊ　ａｄ　Ｄ　ＲＡ　Ｍ　
７　Ｌ／　−１’　ニー　　　／１０　　一 対するアドレスを行から列へ変える３、この遅延線にお
ける更に１５ナノ秒遅延ざＵられた後でＲＣＡ　Ｓ　＊
線は不活性どなる。Ｍ　１６　ＲＤ二１＝信昼は不活＋
（１であるから、どのＣΔＸｘ＊をＲＣＡ　Ｓ　＊とじ
で真となることができ把かを判定するために、ＭＥ、Ｍ
ＰＡＩ９０はバス状態を複合する。それから、ＲＡ　Ｍ
メモリ１４のｌ）　ＲＡ　Ｍアレイはアクセスを終り、
データをマイク［］プロセッサ２へ送る。リーイクルが
終ると、奇遇状態がクロックされ、読取りに奇遇の誤り
があるど保持される。

Ｍ１６＊線が活性状態に４Ｔつでから７５ツク秒後に、
データ・バッファ１６．１８が１’＜　ＣΔＳ本線によ
り可能状態にされる。この７５ツノ秒の時間は、マイク
ロプロセッサ２の多重化されたアドレス・バッファをマ
イクロブ１廿ツリ２が不能状態にしてバスの衝突を１！
１１止する時間をマイク１１プロセツサ２に与える。デ
ータ・バラノア（ＭＤＩＲ）への指令線はＲＯＡ　Ｓ　
＊線Ｊ：り先ト二始まり、全てのＲＣＡ　Ｓ　：！：線
が去った後で保持され−（、指令が′帛（こｉｆ　ｌｌ
いＪ、うにする。Ｍ　Ｄ　Ｉ　Ｒ線ｔ）ｉ％　３１！ｌ
状簡においでり［１ツクするために用いられる１、とい
うの１、良、ぞのＭ　１．）　ｌ　ｆ＜　１！１１１；
Ｉ読出ｌノリイクルにおい（のみ（ｊ　（ｆ：　ｌ］、
−売出【ノリ（／／ルが終つＩこ＋ｒ、！ｌｔ、二高状
態どイ「るからで・、（：Ｆｌ、　ｌこ」５す、データ
を利用て゛きる。Ｊ、うに／ｉ−っに後（・白遇を６１
棹りるのに１づ）　／、ｒ　１Ｆ’＋間を！ノえる３゜
［＜ΔＭメ七りｌ　／ｌ　ｒ／）　ｊｌ　ｌノイ（，１
，約１！′）マイクロ秒ごどＩＪＤ　Ｍ△制御器３８１
Ｊ　、ｔ、つ−（リフ【ノックｌされる９、リフ１ノツ
シトリイクルは知＜（２＋）（Ｅｌｌくリイクル）、か
１）　ＲＡ　Ｍが実際には読出されないから、リフ１ノ
ツシトリイクルは他の１０Ｍ　Ａｌｌり晶；ｆＨＬノリ
イクルとは安′／する。まＩこ、Ｍ　［Ｍ　ＰＡ　Ｉ　
、　９　ＯＬｌ、　ｒ＜ＡＭ−ｆツブの両方のバンクを
１度にリイクル（ｌｌるから、リルツシ−ｒ　１１．’
ｉに各バンクをどり（、二ノノドレス−りる必要ｉ：Ｉ
：　Ｊｊい、、　Ｍ　ＩＥ　Ｍ　ｌ）△１９０は、リル
ツシ１期間中１．１．０ΔＳｌ＊スＩ〜ローＩがｉ：１
：Ｆ）れることをＮＩ　ＩＬ　ｌ、　ｔＴ　、　ｆ＜　
Ａ　Ｍの実際の読出し３１、たは書込みをｊＩＩ　Ｉｌ
ｌ−る。

次に第９図、第１（）図を参照する１、イれらの図には
高速モード（第９図）と低速し一ド（第１０図）におい
て起る基本指令１ノイクルのためのタイミング図が示さ
れている。Ｆ記の第１表は本発明において起り得る１３
本１ノイクルの種類の表である、。

−／１３　　−一 第　　１　　人　（ぞの１） ノｌ−１１”ムリの基本ラへクル １八Ｓ’ｌ　　Ｃ１”ｌｌ　　１１＋４　１ｔＩ八Ｉｔ
　　　　　　　　　　　ｌｆｉ　　Ｒへ１１　　　　　
　　１［ＩＪ　　　ＢＹＩＴ１ΔＳｒ　　ＣＰＩ月１目
１１（［八ｎ　　　　　　　　　　　１［ｉ　　Ｉｔ八
へＩＩＩＦＩＩ　　ＢＹｒｌ−［八８１　　Ｃ１”ｌｌ
　　１ｌｒｌｌ　　ｌｉｔ八１へ　　　　　　　　　　
　１（ｉ　　ＲへＨＩＪｆｌｌｌｌ［八Ｓｔ　　Ｃｌ１
１１　８＋１１　　Ｒ１八１１　　　　　　　　　　　
８　１１１１８　　　　　　　１０１Ｊ　　　ＢＹｆｆ
　　　　　　　　　　’［八！ｉ−Ｉ　　Ｃ囲　ＨｒＨ
Ｒ１八１１　　　　　　　　　　　８　８１１８　　　
　　　　１１１ＧＩＩ　　ＢＹＩＩ］八Ｓｒ　へＣ１１
１Ｉ　　Ｉｌｌ　ＨＲ１”Ａｌｌ　　　　　　　　　　
　　８　１１１１Ｓ　　　　　　　　訃１０Ｒ１１１，
０誓　　聞［［１八Ｓｔ　ＣＩ’ｌｌ　Ｈ目１１（［八
１）８聞５Ｗｆｌｌｉｌｌ　ＩＩＴＧＩＩ　ＢＹｌＦ１
八Ｓｒ　　ＣＰＩＩ　　Ｍｌ’Ｈ１４１ｔｌ　ｒｌ’ｌ
　　　　　　　　　　　１６　　Ｉｔ＾）ｌ　　　　　
　　　　１．ＯＷ　　　ＢＹＩＦｒＡｓＩＣＰＩＩＨＩ
ＭＷＲＩＴＩｌｆｉＲＡＮＩＩＩＧＩＩＢ’ｌ’ＴＦｒ
Ａｓｌ’　Ｃ聞１１１’ｔ１ｔｌＲＩ　ＩＴ　　　　　
　１６　ＲＡＮ　　　　　１４（ｌｌｌ１１１八８１　
　Ｃｌ１ｌｌ　　Ｈ１’Ｈｌ剥ｔｉｌｌ　　　　　　　
　　　　　Ｉｔ　　Ｉ（ＩＩｓ　　　　　　　　　ＩＯ
Ｗ　　　ＢＹＩ１１′酪ｒ　Ｃ１１ｌｌ　Ｈ団Ｗｌｌｌ
１１’　　　　　　８ＢＩＩＳ　　　　　ＩＩＩＧＩＩ
ＢＹＩ＋−ｆＡＳｆＣ閉１１１１１　ｕｌｌｔｌｌｌ　
　　　　　８　ＢＩＩＳ　　　　　１４ｎＲ１１１０Ｗ
　　ＢＹＩＦ１＾３１　ＣＰＩＩ　１１１１＋　１４Ｒ
Ｉｒｌ−８ＢＩＩＳ　　　　　１１０１（旧１１０ＩＩ
　ＢＹＴＥｌ−八Ｓｔ　　ＣＰＩＩ　　Ｉｌｏ　　Ｉｌ
ｌ八Ｄへ　　　　　　　　　　　８　　ＢＩＩＳ　　　
　　　　　１０１・ｌ　　　ＢＹｌｌ［＾ＳＴ　　Ｃ１
）ｌｌ　　１／１１　　Ｒ１−八ｎ　　　　　　　　　
　　　ＩＩ　　ＢＩＩＳ　　　　　　　　ＩＩ［ｆｌｌ
ｌ　　ＢＹＴＦ［八ＳＩ　　ＣＰＩＩ　　＋／（ｌ　　
Ｉｌｌ八〇へ　　　　　　　　　　８　聞８　　　　　
　１東＋１＋１１　１０Ｍ　　　ＢＹＴＥｒＡｓＴ　Ｃ
ＰＩＩ　Ｔ１０　Ｒ１八１１　　　　　　８　ＢＩＩＳ
　　　　　開１１１１１１１ＧＩＩ　ＢＹｒ［ＩＡｓＩ
　Ｃｌ１１１１／ｌ１曲１１［８間！ｉ　　　　　Ｉｎ
訃Ｉ　　ＢＹＴｒ「＾ＳＩ　ＣＩ）ＩＩ　Ｉ１０病ｎ＋
＋ｔ−８８１１８＋＋＋６１＋　＋５ｖｕ−１八Ｓ１　
（：円１　１／（ｌ　　ｌ・ｌ１ｔｌ　ＩＩ　　　　　
　　　　　　　　８　８ＩＩＳ　　　　　　　　　賛０
１１１　１（ＩＷ　　　ＢＹｌＦ［八ＳＴ　　ＣＰＩＩ
　　Ｉｌｏ　　ＩＪＩＩＩ−ＩＩ　　　　　　　　　　
　Ｉｔ　　ＢＩＩＳ　　　　　　　　１４ｆｌＲ１）Ｉ
ＩＩＧＩＩ　　ＢＹＩＥ１八ＳＩ　　ＣＩ”ｌｌ　　Ｉ
ｌｏ八　１１八１１　　　　　　　　　　８ＢｌｌＳ　
　　　　　　　Ｉｎしｌ　　ＢＹ＋’１［八Ｓｒ　　Ｃ
ＰＩＩ　　ＩＮＩ＾　１（［八Ｉ）ＩＩ　　ＢＩＩＳ　
　　　、　　　　１ｌｌｉｉｌｌ　　Ｂ’ｉ’１ＴＩＡ
ＳＩ　　Ｃ１用　ＩＩＩｌｌ 第　　１　　表　（その２） プ０セッ９９基本丈イクル Ｓｌ、ＯＷ　ＣＰＩＩ　ＨＦＨＲＥＡＤ　　　　　　　
　　　　１６Ｒ＾Ｈｌ−０１４ＢＹｌ［Ｓｌ、ＯＷ　　
ＣＰＩＩ　　ＨＥＮ　　Ｒ［Ａｌｌ　　　　　　　　　
　　　１６　　ＲＡＭ　　　　　　　　　ＩＩＩＧＩＩ
　　ＢＹｆｆＳＩＯＷ　　ＣＰＩＩ　　）ＩＦＨＲＥ八
へ　　　　　　　　　　　　１６８八■　　　　　　　
　脣０ＲＤＳ１．ＯＷ　ＣＰＩＩ　ｌイ［ＨＲＥＡＩＩ
　　　　　　　　　ＩＩ　Ｂ１１８　　　　　１．０Ｗ
　　ＢＹ−ＩＴＳＩＯＷ　　ＣＰＩＩ　　Ｎ［ＨＲＥＡ
ＩＩ　　　　　　　　　　　　８　　ＢＩＩＳ　　　　
　　　　ＩＩＩＧＩ　　ＢＹＩＴＳｌ、ＯＷ　Ｃ四■団
ＲＥＡＤ　　　　　　　８　ＢＩＩＳ　　　　　ＷＯＲ
Ｄ　１０１リ　ＢＹＩＴＳＩＯＷ　　ＣＰＩＩ　　ＨＦ
ＨＲＦＡＤ　　　　　　　　　　　　　８　　ＢＩＩＳ
　　　　　　　　　ＷＯＲＤ　ＩＩＩＧＩ　　ＢＹｉＥ
Ｓｌ、ＯＷ　ＣＰＩＩ　１旧４　ＷＲＩＴＥ　　　　　
　１６　ＲＡＮ　　　　　１．ＯＷ　　ＢＹｒＥＳＩＯ
讐ＣＰＩＩ　ＨＥＮ見ＲＨＥ　、　　　　　　　１６　
ＲＡＮ　　　　　　ＩＩＴＧｌｌ　聞１ＦＳＬＯＷ　　
ＣＰＩＩ　　ＨＴＨＷＲＩＴ［１６ＲへＨ，ｌす０Ｒ０
３１０）Ｉ　ＣＰＩＩ　Ｈ１’ＨＷＲＩＴ　　　　　　
８　ＢＩＩＳ　　　　　１０１−　ＢＹＴＥＳＩＯＷ　
ＣＰＩＩ　Ｈ［ＨすＲＩＴ［８ＢＩＩＳ　　　　　ＩＩ
ＩＧＩ　ＢＹｆｆＳＩＯＷ　ＣＰＩＩ　８１１１１１１
＋１１Ｔ　　　　　８　ＢＩＩＳ　　　　ｌす０Ｒｒｌ
　１．０１すＢＹＴＥＳＩＯＷ　ＣＰＩＩ　ＨＥＮ　Ｗ
ＲＩＴＥ　　　　　　８　ＢＩＩＳ　　　　　ＷＯＲＩ
）　ＩＩＩＧＩＩ　ＢＹＴＥＳＩＯＷ　ＣＰＩＩ　Ｉｌ
ｏ　ＲＥＡＤ　　　　　　８　ＢＩＩＳ　　　　　１０
）Ｉ　　ＢＹＴＥＳＩＯ讐　ＣＰＩＩ　　［１０ＲＥＡ
Ｄ　　　　　　　　　　　　８　８１１８　　　　　　
　１１１Ｇ［ＢＹｌ’ＥＳＩＯＷ　　ＣＰＩＩ　　Ｉｌ
ｏ　　Ｒ［八ｆｌ　　　　　　　　　　　　　ｇ　　Ｂ
ＩＩＳ　　　　　　　　　病０ＲＩＩ　　ｌ０ＩＪ　　
　ＢＹＩＴＳＩＯＷ　ＣＰＩＩ　Ｉｌｏ　Ｒ［八Ｄ　　
　　　　８　ＢＩＩＳ　　　　　ＷＯＲＤ　ＩＩＩＧＩ
Ｉ　ＢＹＴＥＳＩＯ誓ＣＰＩＩ　Ｉ１０切ＲＩＴＥ　　
　　　　８ＢＩＩＳ　　　　ＩＯＷ　　ＢＹｒｌ−８Ｉ
ＯＷ　ＣＰＩＩ　Ｉｌｏ　ＷＲＩＩ’Ｅ　　’　　　　
８　ＢＩＩＳ　　　　　Ｉｆｆ（ｉｆ　ＢＹＴＥＳＩＯ
Ｗ　ＣＰＩＩ　Ｉｌｏ　ＷＲｌｌ［’　　　　　　８　
ＢＩＩＳ　　　　　）ＩＯＲＩ）　ｌ（ｍ　　ＢＹｌ’
ＦＳｉＯΔＣＰＩＩ　Ｉｌｏ　ＷＩＩＩＴＩｇ　　　　
　８　ＢＩＩＳ　　　　１１０１１１１１１１ＧＩＩ　
ＢＹｌ’ＥＳＩＯＷ　ＣＰＩＩ　ＩＮＴＡＲＦＡＤ　　
　　　　８　ＢＩＩＳ　　　　　ＩＯＷ　　ＢＹＴＦＳ
ＬＯＷ　　ＣＰＩＩ　　ＩＮＴＡ　　ＲＥＡＤ　　　　
　　　　　　　　８　　ＢＩＩＳ　　　　　　　　　Ｉ
ＩＩＧＩＩ　　ＢＹｒ［ＳＩＯ討　ＣＰＩＩ　　ＩＩ八
１丁 第　　１　　表　（ぞの３） ノ゛すＶヱ５４（！２■（コノイクル １１１＋Ａ　　ＩＩＩＨ１ｔｌＡｌｌ　　　　　　　　
　　　　　　　　１ｆｉ　　ＩＩＡＨＩｆｌｌＪ　　　
１ｌＹＩｒ１１ＨＡ　　ｌｌＩ’ＨＲ１八ｌ］　　　　
　　　　　　　　　　　　　＋６　　ＩｔＩＩＩＨＩＩ
ＩＧＩＩ　　ＢＹｒｒ１１１１八ＩＩＩＩＩ　ＩＩＩＡ
ＩＩ　　　　　　　　　Ｉｆ　１１１１！ｉ　　　　　
ＩＯＷ　　ＢＹ’ｌ’１ｆｌＨＡ　　Ｉｌｌ　　ＲＦ八
へ）　　　　　　　　　　　　　　　　８　　ＢＩＩＳ
　　　　　　　　ＩＩＴＧＩＩ　　ＢＹｌ’Ｅ１）１イ
八　１ｌｒｔｌ　　ＩＪＲＩＩＩ　　　　　　　　　　
　　　　　　　１（ｉ　　ＩｔＩＩＩＨ１（ＩＩＪ　　
　ＢＹｒｌｌｌｌｌＡ　　８１０　　）１１１１１’ｌ
−、１６ＲへＩＩ　　　　　　　　　１ｌｌｆ；ＩＩ　
　ｎｙｒｒ１１＋１Ａ　１．ＩｒＨｌ・ＩＲＩｌ＋　　
　　　　　、　　ＩＩ　Ｂ＋１８　　　　１叩ＢＹ’ｌ
１１１１１Ａ　１００ｌｒｔｌＩＴ　　　　　　　　ｌ
！　ＢＩＩＳ　　　　ＩＩＩＧＩＩ　ＢＹＴＩ以下の記
述において［１６１３Ｕ　Ｓ　ｌ　１：／こ（１［１６
ＲＡＭ、Ｊｌま、マイクロブＩ’ｌ　１＝ツリ２アドレ
ス／データ線ＡＩ）１５・・・Ｏ（バス１３ど１１　Ｌ
ｌ、第１図に示寸ような−ｂのである）で構成された１
６ビツＩ〜・バスを指１ノ、ｒ８　　ＲｔＪＳｌｔ、ｔ
８ピッ１−］１０バス５４（第１図）を指１ものである
。

Ｊ、ず、高速モード動作に対づるマイク１］グＩ］Ｉ２
ツリ２のタイミング図が示されている第９図を参照づる
。高速［−ドにおいては基本的に２種類のバス・アクレ
スがある。第１の種類は１６じツＩ〜ＲＡＭメ［す１４
に対−りるアクセスｒあり、第２の種類は８ピツ１〜・
アクレスを含めｌこ仙の全てのアクレスである。７１６
ビツト［＜△Ｍメ１ｉりをアクセスする時は、制御器状
態マシンはマイク［］プ［ルッサを全速で動作さ１↓る
１、メモリの動Ｖ［を状（ｐ、ｊが示した時に１６ビツ
ト・メ干り・カイクルが始まる。信号Ｓ×が活ｉＩＩ状
ｆＱｊになるど、’　ｃ　Ｐｔ月）△１−６８がＭ１６
１＝信号を直らに活＋！１状態にし【、ＲＡ　Ｍメモリ
１／Ｉのリーイクルの間ｔｊ１を合図］１−る。。

−’１７　−、− その動イ′１が読出１ノであれぽ１３号Ｍ　１６ＲＤ　
：Ｉ：も活１’ｌ状態にイｒる。、　Ｐ　ＣＩ　Ｋホの
ｓ’ｔ　Ｉ−り縁部で化シー（Ｍ　１６（、Ｃ：Ｃｌ；
Ｌ　？ｉ！ｉ　ｆｌ状態にイ「る、、　Ｍ　１６Ｃ＊信
号はＣＰ　ＩＪ　１−）Ａ　ｌ　６３の内部で用いられ
て、指令が終るよ（：　Ｍ　１６　：Ｉ：どＭ　１６　
ＲＤ　：ｌ：を活１４１状態に保つ。

この′１６ビツし・・アク［′７ス・１ナイクルにおい
ては、マイク１１プＩＩ　’ｉ？ツリ２が待機状態を発
生しないにうにＰ　Ｒｌ）　Ｙ線は高状態に留；１：る
。マイク［１ブ目ｌ？ツリ２の状態が、１６１ごツＩ〜
・メｔす１４の１バイト・（高Ｊ：Ｉこは低）Ｉご（）
をアク１？スづべぎことを示したと覆ると、Ｍ　Ｅ　Ｍ
　Ｐ△］９０がイねを複合し、ＲＡ　Ｍメ七り１４のイ
の特定の半分に対してＣＡ　Ｓ　＊線だ１ノを動作さ口
る。

非１６ビツトＲＡ　Ｍメモリ１４の）ツクセスのために
１．１、メ１す・１ノイクルが早くスター１〜した！こ
めに、論する必要があるある特定の効果がある。

メモリの動豹を状態が示した萌に全てのメ干り・（Ｊイ
クル（、Ｌ始まる。Ｓ　Ｘが活性状態になると、ＣＩ−
）　１１１’）Δ１−６２がＭ　１６　＝ｉ：Ｉｉｉを
直Ｉ５に活性状態にセットしく、Ｉ’＜　Ａ　Ｍリイク
ルの開始を合図する。

これはアドレスとは無関係に起る。その理由【、１１、
カイクルの初１ｖＩにノアトレスが存７ｔ−ｆｆ−るこ
とか保ｔ１［されないからである。非１６ビツト・メｔ
す・アクセスに対１）ては、Ｍ　１６　Ｃ１＝はＰ　Ｃ
１，Ｋ　：ｌ：の立」−り縁部において活性状態になら
ず、（）ＩこがってＰＲｒ）Ｙは不活↑１１になる。そ
の即山は、Ｍ１６Ｃ１：どＰ　ＲＤ　ＹがＭ　Ｅ　Ｍ　
Ｉ）　Ａ　Ｉ−９（１からのＭＥＭ１６＊信号を介して
アドレスにより完全に修飾される（１６ビツト・メモリ
・アクセスを示す）。この場合には、不活１１１状態に
なるＰ　ＲＤ　Ｙ線が、Ｐｃｌ　Ｉｎの立上り縁部の後
でＭ１６１：を不能状態に寸゛る。その結果としでのＭ
　１６　：ｌ：の知い（１５ナノ秒）がＭ　Ｅ　Ｍ　Ｐ
　Ａ　Ｌ、　９０により無視され、かつ、Ｍ　Ｆ　Ｍ　
Ｐ　Ａ　１９０内の別の）ｌドレス修飾のために１６ビ
ツト・メ［す・リブシス゛ｊムにより無視される。

１バイトのために８ヒツ１〜・バス５４をアクレスする
と、時間Ｔ２中にＰＣＩ−に−４；の立１ニリ縁部テＣ
Ｐ　Ｕ　Ｐ　Ａ　Ｉ−６８ハＰ　ＲＤ　Ｙ線を直ちに低
くレスｌ−する。ＣＣｌ−Ｋの立上り縁部においては、
１１　ＬＩ　ＳＩ）へ１７０目状態（＋３２）′Ｃ＝小
される指令を発／ＩＩする１、２つの状態マシンの間に
同期の要求がある！、：めに、指令が開始されるまでパ
に１〜３のＭＣＩＫリイクルが存７１リ−ることがある
ことに注意され！、二い、、ＢｔＪｓＰ△ｌ−、７（、
）　Ｇ；１、Ｗ　Ａ　［−ｉ−線が不ｒｆ１１１１状態
（１’３３　）　’Ｃｄ（ｊると、全てのにＣＩＫの次
のｖｌトり縁部ｒ　ＣＭ　Ｘ　：ｌ：を低に１ごツ１−
ηる。

Ｗ　Ａ　Ｉ　１線が活ｔ’ｌ状態Ｃ・あるど、ＷΔＩＩ
°線が不活竹状ｆ１９１；１　！Ｒル’；に−（”、８
１Ｊ　Ｓ　Ｐ　Ａ　ｌ　７０１；ｉ　ｆ’３１Ｊ　ＳＷ
△１−１−状態（１３Ｗ　）に入る。この肋間中にＣＩ
−’　ＩＪ　ｌ’　Ａ　Ｉ−６８４Ｊマイクｌ−１’７
’ロレツサ２をＷ　Ａ　ｌ　”ｌ状態（−１−Ｗ　＞よ
りる。＜　Ｆ−３４＞におけるＣＣＩＫの台トリ縁部に
、！３いでは、指令は不活性にされる１゜ このリイクル（５１１バイＩ・・アク１？スであるから
、Ｂ　Ｕ　Ｓ　Ｐ　Ａ　１．−７０１．ｉ　ｌ’３２中
ニＣＭ　Ｄ　Ｉ三Ｎ　＋）　：ｌ：線を活１１１状Ｖ７
１２にレスＩ〜りる。ＣＭ　Ｄ　Ｅ　Ｎ　ｌ）　＝４：
ど０ＭＸ中が活性状態であることをＣＰ　Ｕ　Ｐ　Ａ　
１６８が認めるど、に　Ｉ）ｔＪ　ＰΔｌ−６８１；Ｉ
、１−３にお番ノるｌ〕Ｃ１，Ｋ　：ｌ：の次のず１１
り縁部で１）［で］］Ｙ線が活性状態になることを許す
１．これは同期遅延の１Ｊ、たは２　Ｍ　ＣＬ　Ｋリイ
クルに従う。それからマイクロプロセツＩす２の状態は
不活性状態に／蒙って、Ｔ４におけるアクレスを終らせ
る。バス期間口／Ｉの開信号ＣＭＸ＊は活性状態に留ま
り、その信Ｃ′ｉｃ　Ｎ４ｘ　＊は、あるデータ・バッ
ファを活１ｑ状態に保持して、システｌ＼書込みのため
のデータ保持時間を与えるために使用される。

実行されている８ピッ１−・バス・リーイクルが工ＴＩ
Ａペレーションを含むとするど、２リイクルが８ビツト
・バス５１Ｆで実行される。抵パイ１−が最初にアクセ
スされ、それから高バイＩ〜がアクセスされる。最初に
、Ｔ２中のＰ　ＣＬ　Ｋ−Ｉ：の立上り縁部においてＣ
Ｐ　ＬＪ　Ｐ　Ａ　Ｌ、　６８がＰＲＤＹ信号を直ちに
低レベルにセラ１−する。ＣＧＩＫの次の立」−り縁部
においては、Ｂ　ｔＪ　Ｓ　Ｉ）　Ａ　Ｌ　７０は、１
３２１時刻にお【ノる状態により示される指令を発生す
る。

２つの状態マシンの同期要求のｊこめに、指令がスター
トするまでにＭＣ１ｌＪ−イクルを１〜３リイクル設け
ることができることに注意さねたい。そのリイクルの残
りの間はＣＰ　ｊＪ　Ｐ△１−６８はＷＡＩＴ状態−１
−Ｗにあるマイク［１ブ目セツリ２を右Ｊ−る。。

０４刻１３３１に−おいＣｗ△１１線が不活１！ｌであ
るど、ＣＣ１，、、Ｋの次の八”！下り縁部ｒ　ＩＩ　
ｔＪ　Ｓ　ｌ）　Ａ　ｌ−７０がＣＭ　Ｘ　：４：を１
［（に１ごット号る。ＷＡＩＴ信号が活性ぐあれば、Ｗ
Ａ１１１ｇ号が活ｔＩｉ状態になる；１で＋１１Ｊ　Ｓ
　ｆ）Δ１７０はバスＷＡＩ−１−状態Ｂ　Ｗ　ｌ−に
’：入ル、、１１５刻Ｂ　４　ｌ−ニＡ３１：ＪルＯＣ
ｌ−Ｋ　（７）　ｆＬ　−１＝　’）縁部においで１．
１．指令１２１不活竹状態にされる。

次のり１１ツクの開始時（０４東ＩＩ　８１１−１　）
に、信号ΔＯ×が１１（しへルにセラｉ・され、信号Ｃ
Ｍ　Ｘ　：４：がハレベル（２二け・ントされる。マイ
クロブ［１セ・ン（Ｊ　２のへ〇アドレス線が低レベル
であっても、システム・アドレス・バスへ送られたアド
レス線ＡＯＢを論理的に高くさ【！るために信号ＡＯＸ
は用いられる３、これＣ１ｉｉｆ！アクｌごスの第２の
半分のためのアドレスを変更り−る。次のＣＣＬ　Ｋの
り［ＩツクにおいＣは、第２の指令およびＣＭ　Ｄ　Ｅ
　Ｎ　Ｄ　１：線が活１１１状態にされる（　１３２１
−１　’）。

この時に、ＷＡＩＴ信号が不活ＩＩＩ　Ｆあれば、Ｂ　
ＬＪ　Ｓ　Ｐ　Ａ　Ｌ　７０がＣＣｌ−Ｋの次の立下り
縁部でＣＭ）ｌを低レベルにレットする（　Ｂ　３１−
１　）。

ＷＡＩＴ線が活性状態であると、ＷＡＩＴが不活性とな
るまでＢＵＳＰＡＩ　７０はバスＷＡＩＴ状態（ＢＷＨ
）に入る。ＣＧＩＫの立上り縁部（時刻８４ト１）にお
いては、指令（ｊ、不活性にされる。

ＣＭＩ）ＥＮＤ″４；とＣＭ）ｌが活性状態であること
をＣＰＬＪＰＡＩ　６８が認めると（８３Ｈ）、Ｐ　Ｃ
Ｌ　Ｋ　：！：の次の立上り縁部（時刻Ｔ３）において
ＣＰ　Ｕ　Ｐ　Ａ　１６　ＢはＰＲＤＹ線が活性状態に
なることを許す。これは１または２ＭＣＬＫサイクルの
同期遅れに従う。それからマイクロプロセラ号２の状態
は不活性状態になってアクセスを終らせる（Ｔ４）。１
バイト・アクセスの場合におけるように、バスＢ　４．
　ｌ−４時間中は信号ＣＭＸ＊は活性状態に留まる。時
間Ｂ　４１」が経過すると、ＣＭ）ｌとＡＯＸは不活性
となって語アクセスを終らせる。

次に、低速動作干−ドにお【ノるマイクロプロしツリ２
のｊＪ本的／Ｔ指令リすクルについてのタイミング図が
示されている第１０図を参照する。低速−１−ドにおい
−Ｃは、ＣＩ〕ＩＩ　Ｐ　Ａ　Ｉ　６８ど１３　ＬＪ　
Ｓ　Ｐ△１−７０を駆動づるり１１ツクは同じであるか
ら、それら（，１１つの人ぎな状態マシンどして取扱う
ことができる。また、両方のり］］ツクはシステム・バ
ス速度（４、７７Ｍ１ｌｚ）であるから、８ピツ１へ・
バス５／Ｉにλ１してアクレスを行うためにマイク「１
ブ１−１セツ（Ｊ　２を低速よりる要求１１４丁い。本
発明に従って、低速マイクＩＩ　Ｊ口ｌ？ツリーの実行
速度を高速マイクロブ「１セツリ２にＪ、って一層烏＜
シミコレートするＩこめに、状態マシンは１６ビツト・
メ干り１／Ｉに対する詔アクｌ′！スのいくつかをバイ
ト・アクＩコ又としで取板う３．いいかえると、半分に
実際に信用し、次に他の半分に作用する代りに、詔アク
１７スにλ１して２つの同一リーイクルを実行する、。

１６ビツｌ−ＲΔＭメ土り１４からの低速マイクＩＴＩ
　ＪＩＴＩ　ｌ？：ンＩｔ　ｌこおＩするアプリケーシ
ョン・プログラムの実行を最もよくシミコレ−１〜′？
ｌるために１よ、マイクロプロセラ４ノー２の平均速度
を高くりる／ｊめに、いくつかのフェッチを詔オペレー
ジー１ンにする必要がある。その理由は、マイクロブ「
ＩＬ！ツリ２の内部列が、より低速のマイクロブ１］Ｉ
？ツリの内部列Ｊ：り長いからである。高速マイクロブ
［−ルッサは、命令をイれの内部ブレフェッチ列に満ま
ためにより長いフエツチングｌ）間を賀す傾向がある。

他の全てのフェッチ、読出しおよび出込みｔｉｔ上記の
手順に従つＣバイト・オペレーションどして行われる。

すなちわ、１６ビツｌ−Ｒ△Ｍ１４の連続する２回のア
クはスが（ｊわれ、最初のアクレスが無視される。

更に第１０図を参照し−Ｈ，ｌｉ−バイトに対して８ビ
ツト・バス５４をアクセスすると、時間］−２中にＰ　
ＣＩ−Ｋ　＊の立上り縁部においてＰＲｒｌＹ線を直ち
に低レベルにセラ１〜′ＴＪ−る３、それと同時にＢＵ
ＳＰＡＬ７０は状態（Ｂ２）で示される指令を発生する
。ＷＡｆｌ線が不活性であると（Ｂ　３　）、ＢＵＳＰ
ＡＬ７０はＣＣ１，にの？５１７１下１！ＭｒＣＭＸ＊
を低レベルにセラｌ−する。ＷＡＸＴ線が３）５　　　
＝ 活性状態で・あると、ＷＡｆｌ−が不活ｖ１になるまで
ｔ、ｔ　ＢＵ　Ｓ　ｒ）Δ１．−７０どＣ１）（）［）
Ａ１６ＢがＷＡ１王状態（丁Ｗ、１３Ｗ）に入る。　ｎ
ｉ刻（−Ｔ　／Ｉ　、　’［３４）にお【ノるＣ　Ｉ　
Ｋの立上り縁部においで指令は不活↑Ｉｌにされる。。

この０４９１１番；ｌ　ｆｉ［１−バイト・アクしづス
であるから、（１−２，Ｂ２）の時間中はＦ３　Ｕ　Ｓ
　Ｐ△１−７０がＣＭ　Ｄ　Ｆ　Ｎ　ｒ）　：（：線を
ｉｉ！＋　１’ｌ状態にセットする。

ＣＭ　Ｄ　Ｅ　Ｎ　ｌ）　１；が活性で、ＷＡｒ王が不
活性であることを０１＝）　ＬＪ　ＰΔ１６８が認める
と、ＣＰ　Ｕ　１）ＡＩ−，６８Ｉ：Ｌ　（−１−３，
１３３）の初めにＰ　ＲＤ　Ｙ線が活性どなることを訂
７１．ｌ１Ｍ間（Ｔ４．８４）の間はＣＭ’Ｘ：Ｉは活
性を保１）、システム占込みのためのデータ保持時間を
与λるために、ｉゞ−タ・バッファのいくつかを活性状
態に保持するために用いられる。

実行ざ４１ている８ピツ１〜・バス・リイクルが飴Ａペ
レーシ」ンを含むものとすると、２つのり一イクルが８
ヒツ１〜・バス５４十で実ｔ−ｓされる。最初に、時間
Ｔ２の間にＰＣＩＫ＊の立上り縁部でＣＰＵＰＡＩ−，
６８がＰＲＤＹ線を直Ｊ５に低１ノベルにする。それと
同時に、１３　Ｕ　Ｓ　Ｐ　Ａ　ｌ−７０ＩＬＬ指令を
発生する。その指令は状態（Ｂ　２　Ｌ　）により示さ
れる。語１ノイクルの残りの間は、ＣＰ　Ｕ　ｆ）　Ａ
　＋６８はマイクロプロレスｊｔ　２を待機状態（−ｒ
　Ｗ　）に置く。

ＷＡＩＴ信号が不活性であると（Ｂ３１）、ＣＣＩＫの
次の立トリ縁部でＦ３ＵＳＰＡ１７０＋まｃ　Ｎ４ｘ　
＊を低レベルにセラ１〜する。ＷＡｆｌ線が活性状態で
あると、待機が不活性になるＪ：でＢ　ＬＪ　Ｓ　Ｐ　
Ａ　Ｌ　７０　ハＢ　Ｕ　Ｓ待機状態（Ｂ　Ｗ’ｌ　）
　ニ入る。時刻（Ｂ４１）にお【ノるＣ　Ｃｌ−Ｋの立
上り縁部においては指令は不活ｆ１にされる。

次のクロックの初めにおいては（ＢＩＨ）、ＡＯＸが低
レベルにレス；へされ、ＣＭ　Ｘ　：！：線が高レベル
にセットされる。ＣＩ：）ＵＡＯ線が低１ノベルであっ
ても、システム・アドレス・バスへ送られたアドレス線
ＡＯＢを高レベルにηるＩこめにＡＯＸ線が用いられる
。これは涌アクセスの第２の半分のためのアドレスを変
更する。次のＣＧ　１−１〈にＡメい（第２の指令とＧ
　Ｍ　ｌ）　ｌ三Ｎ　ｌ−）　：ｌζ線が活性状態（１
１２１＋）にさ４する。ＷＡＩＩ線が不活（ＩＩぐある
ど（１３３＋１）　、ＧＯＩ　Ｋの次の立ＦすＮ１：部
で［３ｔＪ　Ｓ　ｌ）Δ１７０はＣＭ　Ｘ　＊を（代１
ノベルにレッ１〜する。、ＷＡＩＩ−糾（が粘（！Ｉ：
　ｃあると、時機が不活（ＩｊにｈるＪ、（＝　＋３　
ｊＪ　Ｓｒ）△ｌ−７０１，’１．　ｌ：３　Ｕ　Ｓ時
機状態（１３Ｗｌｌ）に入る９１時刻（Ｉ３／ＩＩ＋）
にお（」るＣ　ＣＩ　Ｋのｓ’ノー１り縁部においＣ指
令１ま不活↑１１にされる。

ＣＭ　ｌ）　Ｆ　Ｎ　１１　：ｌ：が活１ノ１−（・、
Ｗ　Ａ　ｌ　１が不活ｆ１である（１’３３１＋）こと
をＧ　ＰＩＪ　ｌ−）△１６８が認めると、ＣＩ’）　
ＩＪ　＋）△ｌ−６８１まＦ）　ＲＤ　Ｙが活１１１ど
イｊることをムシ１寸（Ｔ　３　）。ぞれからンイクロ
ノ゛［］セセラ１２の状態Ｌｔ不活ｔ（１どイ１つ−Ｃ
ｊ’り１？スを終ら口る（Ｔ／′Ｉ）、、甲−・バイト
・アクレスの揚台にＡ３　ｌするように、バスＩ３　／
Ｉ　１−１０間（３１，第２のＣＭ）ｌは活性状態に留
Ｊ、る。、Ｕ３／Ｉ１１が終るど、ＣＭ　Ｘ　：ｌ：と
Ａ　Ｏ×が不活Ｉ１１状態（高１ノベル）と４１つて詔
アクレスを終らｌ！る。。

低速し一ド−７”　１６ビツｌ−ＲＡＭＪ　ＬＩＪ　Ｉ
　Ａヲｊ’クレスすると、制御器状態マシン（ｃＰ　Ｕ
　ｌ）　Ａ　１６８どＢ　Ｕ　Ｓ　Ｐ　Ａ　Ｌ　７０　
）はメＥす・号イクルを早くスター１〜さ１！よ・）ど
はし４１い。その代りにＭ１６Ｃ＊線がＣＣＩ　Ｋｆ７
：立−Ｉニリ縁部で活性状態に廿ツ１〜され、次のＳＸ
が活性状態になる。その結果どしてＭ１６１：が活性状
態となり、状態が読出しＡペレーシテ１ンを示ＪどＭ　
１６　ＲＩ）　：ｌ：　Ｉ；１．活１＃１状態になる。

それらの信号は両方ともＭ　Ｅ　Ｍ　ｌ〕△１−９０か
らのＭ　Ｅ　Ｍ　１６　：ｉ：信号により１−分に修飾
される。それは妥当な１６ビツト・アドレスを示す。そ
の他の面でに１．１６ヒツ１〜・メモリ・リイクルは、
前記した８ピツ］〜・メモリ・リーイクルのものと同じ
である。

再び第８図を参照Ｊ−る。１６ビツ１〜・バス（バス１
１ど１３）と８ピツｌ〜・システム・バス艷）４の間で
データを向（するデータ・バッファがＢ　ｊＪ　ＦＰＡ
Ｌ７２（第８図）により制御される。Ｆ記の第２表は、
どの指令中にどのバッファおよびどのラッチがＢｊＪＳ
ＰＡ１７２からの出力信号からｉ＋［能状態にされるか
を示寸ものである。

−５９−一 り）　　２　　表 ノリリー′！＝リーｑ専木υイクル １１１１１Ｎ：ＣＢ８１１１１１１１＝　　Ｂｌｉ＋０
１１１＝ＣＢ８１１八ｌ’　　Ｂ８１１１へ１Ｃ１１Ｉ
ＩＮＯＣＯＩＩＩＩ八Ｎｌｌ’ｌｌ１ｍ１Ｉｌ−１ＣＩ
）ＩＩ　ｌ什ＨＩｔｌへｎ　　　１（ｉＲＲｆＩ　　　
　　　　　　　　　Ｉｔ　　　　　　　Ｉｆ　　　　　
　　　　ＩＩ　　　　　　　　　ｌ　　　　　　　ｌＣ
Ｉ）ＩＩＨＩＭＢｌ’Ａ１１８１＋ＩｔｓＩｎしＩＢＹ
Ｉ［１，ＩＩＩＩＩＩＩＣｌ）ＩＩ　１１１１　Ｒ１’
Ａ０　　１１聞５ｌｌｌＧｌｌＢＹｆｆ　　ｌ　　　　
　ＩＩ　　　　　ＩＩ　　　　　Ｉ　　　　ｌＩＣ１１
１１Ｈ１’Ｈし１ｌｔｌｌ’ｌｌ　　　１（ｉ　　ＩＩ
Ｉｌ　　　　　　　　、　　　　　　Ｉｌ、　　　　　
　１１　　　　　　　　　１１　　　　　　　　　１．
　　　　　　　１Ｃ１ｌｌ　Ｉｌｌ：ＨｌすＩＩＩＴ　
　８聞ＳＩ０＋・ｌ　　ＢＹＴＴ　　ＩＩ　　　　Ｉ　
　　　　ＩＩ　　　　　ｌ　　　　１ＣＰＩＩＨｌ−Ｈ
ＩＪｌｔｌｆｌ：　　８Ｂ１１ＳｌｌＩｌｊｌｌＢ’／
ｌ’ｆ−Ｉｔ　　　　１ｆ　　　　　Ｌ　　　　　１．
　　　　ＩＣ１１１Ｉ　Ｉｌｏ　Ｒ１八１）８間８＋＋
ＩＩＪ　　ＢＹｒｌ　　１．　　　　ＩＩ　　　　　Ｉ
Ｉ　　　　　ＩＩ　　　　ＩＣ１）ＩＩ　Ｉｌｏ　Ｒｆ
へ１〕８１川５ＩＩＩｆｉｌｌＢＹ［「１．　　　　　
Ｉｔ　　　　　　　ＩＩ　　　　　　　Ｉ　　　　　　
ＩＩＣＰＩＩ　Ｉｌｏ　ＩＪＩＩＩｌＦ　　１１聞５１
０１・Ｉ　　ＢＹ１’ｌ：　　ＩＩ　　　　１．　　　
　　ＩＩ　　　　　Ｉ　　　　ＩＣＰＩＩＩｌｏＩＪＲ
ＩＩＦ　　８ＢＩＩＳｌｌＩＧｌｌＢＹｌ［Ｉｔ　　　
　Ｉｔ　　　　　１．　　　　’　　１．　　　　ＩＣ
聞開八へｒＡ１１　８ＢＩＩＳＩ（ＩＩＪ　　Ｒｙｌｌ
　　１　　　　ＩＩ　　　　　ＩＩ　　　　　ＩＩ　　
　　ｌＩＣ１）ＩＩ　ＩＮＩＡ　Ｉｆｆ八１へ１目（ｌ
ＩＳＩＩｌｆｉｌｌ１３ＹＩＴ　　Ｉ　　　　Ｉｆ　　
　　　ＩＩ　　　　　Ｉｆ　　　　ＩｆＣＰＩＩ　　Ｉ
ＩＩｌｏＩ　　　　　　　　　　　　　　　　　　　　
　　　　　　ＩＩ　　　　　　　ＩＩ　　　　　　　　
　ＩＩ　　　　　　　　　１．　　　　．１開＾ＮＯＣ
０ＨＩＩ＾Ｎｎ　　　　　　　　　　’ＩＩ　　　　Ｉ
Ｉ　　　　　ＩＩ　　　　　ＩＩ　　　　ｌｌ０１４八
　ト旧４　１１ｒＡ１１　　　１６　　Ｒ＾１．１１０
＋・ＩＢＹ’ＴｌＩＩ　　　　　　　　Ｉ　　　　　　
　　　　ＩＩ　　　　　　　　　　ＩＩ　　　　　　　
　ｌＩｎ１ｌＡ　　Ｈ１’Ｈ１１−へｌ１１６ｆｔ八〇
１ｌ１１．ＩＩＢＹＩＩ　　　　ＩＩ　　　　　　　　
ＩＩ　　　　　　　　　　Ｉ　　　　　　　　　　ＩＩ
　　　　　　　　Ｉｌ１）１４八　１ＩＩＨ１ｌＩ’Ａ
Ｉｌ　　　　　１１Ｂ＋＋８　　　　　　　　　　　　
　　ＩＩ　　　　　　　　ＩＩ　　　　　　　　　　Ｉ
Ｉ　　　　　　　　　　ＩＩ　　　　　　　　ｌｌ０１
１八　ＨＩＭ　　見１１１１１’　　　１６Ｒ＾Ｎ＋０
１１　１３’／ｒＥＩ　　　　　　　　ＩＩ　　　　　
　　　　　ＩＩ　　　　　　　　　　ＩＩ　　　　　　
　　１１ｎ＋＋八ＨＩＭへｌｔｌＴ１１６ＲＡ旧１１６
１１８１’１ｌｌＩ１１１１ＩＩＩＯＨ八１ｌｌｌＲ１
１ｒ８ＢＩＩｓＩＩＩＩＩ＋１１１１マイクロプロセッ
サ′２の読出しり一イクル中に８８１Ｎ＊信号が活１１
１状態になると、Ｒ［）１モＮ１：が不活性状態になる
Ｊ：では、−ぞれは読出し指令がなくなる（φか後保持
される。こねは、どくに、マイクロプロセッサ２がデー
タを標本化Ｊ−る１）ａに読出し指令がイ１くなること
ができる時に高速−Ｅ　−ドにある時、求められている
設定お上びイｉ？持時間でデータがマイク［二１プロセ
ッ号へｈえら］することを保証するためである（状態マ
シンの回期のために）。

書込みリイクル中に８８ｘＯＬＪＴｔ線が活ｆ＋状態に
なるど、ＣＭ　Ｘ−４：線が不活性状態になるまでは、
書込み指令がなくなった後もそれは保持さねる。これは
、バスに与えられたデータを保つ−Ｃ１はとんどの周辺
装置の求められている書込み保持時間を満足さける助け
をする。マイクロプロセッサ２が書込み中は、こねは完
全なりＣｌｌＩＣリイクルである。ｌ）ＭＡの書込み中
は、これ【、１読出し指令がなくなってから７５ナノ秒
後である（ＲＡＭ（７）遅延線により制御される）。

Ｂ８ｘｌＡｒ＊は２つの目的のために用いられる。第１
の目的は、完全な語が読出される助に低バイト・バス読
出しの結果を保持することぐある。

第２の目的は、マイクロプロセッリ２がｔｈに幻　・す
る用意が整うまで、読出し指令の終りに、読出されたデ
ータをラッチおよび保持することである。

これは、ＢＣＩＫ／＊どＰ　ＣＩ−Ｋ　＊の間の同期に
依存してＯまたは１Ｍ０ＩＫリ−イクルｈ間にできる。

システム・バスからのデータを適切に保持するために、
読出し指令からある保持時間の間データをバスへ与えね
ばならない。この保持時間を最も短くすルタメニ、Ｂ　
ＬＪ　Ｆ　Ｐ　Ａ　１．−７２　＋、ＩＩ　、低レベル
になって保持信号をゲートするＣ　ＣＬ　Ｋを用いる。

ＣＣＬ　Ｋの立土り縁部は読出し指令（ＭＲＤＣ＊とｌ
　ＯＲＣ＊）を終らＶるから、これ（よデータを保持す
るために可能な最も早い時刻を与える。

邊　Ｈｌｌｉ　＊　ｔｌｌｌｉｌ（ｌｌ　／１１１嗜１
１Ｃ

【図面の簡単な説明】

第１図は本発明のアーキテクチ！・の機能ゾ［１ツク図
、第２図、第３図、第１図は、第３図を第２図の右側に
置ぎ、第４図を第２図の１・側に置いた時に第１図に示
す本発明のアーキｊクチＶの一部の訂しい回路図を構成
し、第５図、第６図は、第５図の右側に第６図を「イい
ｌこ時に第１図に示７１−ＲＡＭメ干りとアドレス・マ
イク【−１ブ［ルッリおよびメモリ制御ロジックの詳し
い回路図を構成し、第７図、第８図【ま、第７図の下側
に第８図を眉いた時に第１図に示す要求／許可持磯［１
シツクとバス制御器およびバッファ制御器の訂しい回路
図を示し、第９図１１マイク１］プロ１３ツ１ノー・チ
ッートレッ１〜が高速モードで動作している旧ｔこ、神
々のりイクル・Ａペレーシ」ン中に生ずる本発明の種々
の信号のタイミング図、第１０図は低速士−ドで動作し
ているマイクロプロセッリヂップの種々のサイクル・オ
ペｌノージョンのタイミング図である。 ２・・・マイクロブ０セツ１プ、１４・・・ＲＡＭメモ
リ、２０・・・アドレスＭ　ＬＪ　Ｘおよびメｔり制御
回路、２２〜２６・・・アドレス・ラップ、３０・・・
データ入力高うッヂ、３２・・・データ出力高ラッチ、
３４・・・データ出力低バッファ、３６・・・Ｄ　ＭＡ
ページ・レジスタ、３８・・・ＤＭＡ制御器、４０・・
・ｒ）ＭＡアドレス・ラッチ、４２・・・バッファ、４
４・・・１１０インターフ〕ニイス、４６・・・インタ
ーフゴーイス制御器、４８・・・Ｉ１０制御器、５０・
・・ＯＭＡアドレス・バッファ、５２・・・Ｉ１０デー
タ・バッファ、５５・・・１１０デ］−ダ、６０・・・
読取専用メモリ、６６・・・クロック、６８・・・要求
／許可待機ロジック、７０・・・バス制御器。 出願人代理人　　猪　　股　　　　清 特開昭Ｇｌ−８２２３９（２１） 特開昭Ｇｌ−８２２３９（２４） −！−（ 特開昭Ｇ１−８２２３９（２７） ■ づ 工 特開昭Ｇ１−８２２３９（２Ｂ） ○ τ−１ の 一 簀　　Ｘ 茸■活、１旨、■が■≧ｌ恨 ト −丁　糸ダ、：　′Ｃ山　ｒ、ｌＬ−Ｚ：町：昭和６０
年９　月ユ２＋＋ 特許庁艮官　宇１゛°１道部　１ｊｉす１　事件の表示 昭和（３０’Ｙ！Ｉ′＋　ｉｒｌ　願　第１１．”）　
’：３２５　’１　ｊ−１、発明の名利、 パーツｊル１ンビ−１−り ３　捕ｉ［をりる名 事ｆｌどの関係　　Ｉ：ｒ　；、Ｔ　ｒｌ；　Ｉ！’ｊ
ｔ人−１ンバク、−１ンビＪ−ター、 １〜ポ１）　シニｉン ４　　代　　理　　人 ６−穎ｊ−正−１亡−十−リ””＝　−１−る−発明−
の数−１、−、、：、　、　、−−。 ７　補正の対像 明細用の「発明の詳細な説明−１の欄。 ８　補正の内容 明１　ａ４　中、第（’＋　□１　ｊ”、　第１行’７
）　ｌ　ｊ−１＞、１１　全削除りる。 −′１− ■−糸売　ン山　　ｉ］　　　；Ｉ：　　（１）１（）
１１１］和６０イｌ　’Ｉ　０月２／′Ｉ［−１１″Ｉ
Ｋ’ｌ’　Ｉｊ’　ｌ’、＝”　官　　　宇　　賀　　
ｉｉ’１ｆ！ｌ＜　　殿１　、　’Ｉ＋（’ｌの人ホ 昭和（’＋　（’ｌ　＜１’ＰＩ　ｉ’ｌ　願　Ｃｌ’
！　Ｉ　Ｊ”ｌ　り２　Ｊｌ　／ｌ’ＪＢ２、発明のイ
ノ１■イト。 パーツフル１ンピｌ−ツノ ：）、　　１山１１４　（１ろ　ｌ” “ｌｉ　ｆｌどの関係　　１旨′１出にイ１人１ンバ９
、ｌンビノー７ノー、　ｌ−、ｌぐ１ノーシー１ン４、
　代　　叩　　人　　（郵便？１′１シ３　１＋＋＋１
）昭　　ｆｉｌ　　　Ｃｉ　Ｏ（ｌ　　　９　　　月　
　／ｌ　　　Ｆｌ（発送［］　昭４１巨１（置１　つＩ
］：）　／ｌ　ｆｌ　＞０、抽ｊ１のス・１乍 図面 ７、袖１１ａ）内容 図ｉ１＋自第２−．Ｈ）図）　σ）′／（ｌ；！ｉ　（
内容ニ第・中イ）シ）尚、明細１１：の０　／Ｉ’＋、
”、１〜・Ｂ　７−ｉ′自（・１録）４削除りる旨記載
したｉ：　ｒｌｌｌ　／！・１１．＋　１ｉ　、１．ｌ
−、、ｌ、どの御旧１）（・（ｊか、（１ぐ（こ昭和ｆ
’ｒ　Ｏ（ｌ　９１１２７１Ｈ＝１丁粒ｉ＋ｌｉ　ｔＴ
出を以・）（−１ｊｆｉ　ｉｆｆ　’ｆ；’ｔ　’（あ
ることを申し添えます。

Claims (1)

1. 【特許請求の範囲】 １、モード選択信号に応答して、低速マイクロプロセッ
   サのために書かれたアプリケーション・プログラムを高
   速モードと低速モードのいずれかで実行する高速マイク
   ロプロセッサを有するパーソナルコンピュータであって
   、低速コンピュータは前記高速マイクロプロセッサとソ
   フトウェア・コンパチブルであって、第１の数のメモリ
   ・バイトを有する内部プリフェッチ列を含み、前記高速
   マイクロプロセッサは第２の数のメモリ・バイトを有す
   る内部プリフェッチ列を有し、前記第１の数のバイトの
   プリフェッチ列は前記第２の数のバイトのプリフェッチ
   列より少いパーソナルコンピュータにおいて、 （ａ）複数のバイトで構成されたそれぞれアドレス可能
   なメモリ語場所を有するＲＡＭメモリと、 （ｂ）（ｉ）低速モードにおいて、クロック周波数が前
   記低速マイクロプロセッサのための正常なクロック周波
   数と同じであり、 （ｉｉ）高速モードにおいては、クロッ ク周波数が低速マイクロプロセッサのための正常なクロ
   ック周波数より高いように、 モード選択信号に応答して、前記高速マイクロプロセッ
   サのためのクロック信号を発生するクロック発生器と、 （ｃ）モード選択信号と前記クロック発生器に応答して
   、低速モードにある時の前記高速マイクロ１プロセッサ
   の待機状態を制御して、アドレスされた場所の内容を得
   るために、前記高速マイクロプロセッサからの前記ＲＡ
   Ｍメモリに対する１つおきの語アクセスが同じメモリ・
   アドレスに対する連続する２回の語アクセスを必要とす
   るようにし、それにより、低速モードにある時は、前記
   アプリケーション・プログラムが前記低速マイクロプロ
   セッサで通常実行される速度と、平均して、ほぼ同じ速
   度で前記高速マイクロプロセッサが前記アプリケーショ
   ン・プログラムを実行できるようにする論理手段と、 を備えたことを特徴とするパーソナルコンピュータ。 ２、特許請求の範囲第１項記載のパーソナルコンピュー
   タにおいて、前記論理手段は、 （ａ）前記高速マイクロプロセッサの待機状態を制御す
   るために前記高速マイクロプロセッサへ制御信号を与え
   る要求／許可待機論理手段と、 （ｂ）前記高速マイクロプロセッサと前記モード選択信
   号に応答して、高速マイクロプロセッサのためのサイク
   ル動作を示す制御信号を発生するバス制御器と、 （ｃ）前記要求／許可待機論理手段と前記バス制御器に
   応答して前記パーソナルコンピュータ内のデータの流れ
   を制御する可能化信号を発生するバッファ制御器と、 を備えたことを特徴とするパーソナルコンピュータ。