JPS6175453A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通の記憶装置を複数の中央処理装置がアク
セスを行うマルチプロセッサ・システムにおける割込み
制御方式に関するものである。

プロセッサはシステム内外の状態が変化したために、実
行中の処理を一時中断して、緊急度の高い処理を優先的
に行う必要がある場合がある。この状態変化をプロセッ
サに通知処理することは割込み制御によってなされる。

一般にプロセッサは、割込みが発生して割込み処理を実
行中に同じ種類緊急度の割込みを処理すると、先に発生
した割込みの情報が壊されてしまう。このようなことを
防ぐためにこの様な割込みを拒否することがなされる。

この拒否することは、一般にはその割込みに対してマス
クをかけることによる。

マルチプロセッサ・システムの運用効率向上の上から、
マスクされた割込みに対しても、割込みを行いたいと云
う要望がある。

〔従来の技術〕

マルチプロセッサは、第２図に示すように構成されてい
る。プロセッサ１−１乃至１−ｎはそれぞれ入出力装置
群２−１乃至２−ｎにそれぞれ接続される。

従って、例えば入出力装置群２−１の成る入出力装置が
割込み処理中であると、他の入出力装置は、他方のプロ
セッサが空いているにも拘わず、割込みを待たされるこ
ととなる。即ち、マルチブロセッサとしての有効利用に
欠けることとなる。

〔発明が解決しようとする問題点〕

上記従来の構成においては、割込みマスクをされたプロ
セッサは、同一割込みを受付す、入出力装置を待たせる
と云う問題がある。一方マルチプロセッサ・システムで
あるから、他のプロセッサの中には、割込み可能状態に
あるものがあり、それにも拘わらず入出力装置が待たさ
れると云う無駄を生じていることになる。

〔問題点を解決するための手段〕

本発明は、上記問題点を解消した効率のよい割込みの行
える割込み制御方式番提供するものである。その手段は
、マルチプロセッサ・システムに、単一装置から複数の
プロセッサに割込みを通知する手段を付設すると共に、
前記各プロセッサに割込み受け付け可否の状態を示す手
段を備え、受け付け可の前記プロセッサによって割込み
処理することによってなされる。

〔作用〕

割込み制御方式は、単一装置から複数のプロセッサに割
込みを通知する手段と、プロセッサに割込み可否の状態
を示す手段を備えて、割込み可のプロセッサを優先順位
によって割込み先とするのである。従って、割込み可の
プロセッサを用られるので、本来は、割込み禁止でも割
込み処理を行えることとなる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明による割込み制御方式の一実施例の回路
図である。全図を通じて同一個所は同符号を用いる。プ
ロセッサ１−１乃至１−ｎは割込み可否を示す端子ＩＲ
Ｄと割込み端子ＩＮＴとが設けである。端子ＩＲＤはプ
ロセッサが割込み可の状態の際に論理“１′を出力し、
割込み否の際に論理“０′を出力する。割込み端子ｒＮ
Ｔに論理“ｌ゛が与えられた時に、プロセッサは要求が
あったことを認識する。

以下、回路構成をプロセッサ１−２を用いて説明する。

端子ＩＲＤの出力はオア回路３−２とアンド回路４−２
のそれぞれ一入力端となる。プロセッサ１−１の端子Ｉ
ＲＤはオア回路３−２の他端入力となると共に、反転さ
れアンド回路４−２の他端入力となる。オア回路３−２
の出力はプロセッサ１−３側のオア回路３−３の入力と
なると共に、反転されアンド回路４−３の入力となる。

アンド回路４−２の出力は、アンド回路５−２の一人力
となる。アンド回路５−２の他の入力として入出力装置
２の割込み要求信号が用いられる。更に排他的オア回路
６−２の出力もアンド回路５−２の入力となる。

アンド回路５−２の出力は、割込み端子ＩＮＴに接続さ
れると共に、排他的オア回路６−２の一人力となり、更
に反転回路７−２を介して排他的オア回路６−２の他人
力となる。回路構成はプロセッサ１−１を除き同一構成
である。アンド回路５−１．５−２．５−３・・は割込
み禁止を行う動作を行う。又オア回路３−２．３−３　
　・・とアンド回路４−２．４−３　　・・は優先順位
を決定し、択一的に入出力装置への割込要求ＩＲＱを各
プロセッサへ与える動作を行う。

プロセッサ１−１が割込み否で、プロセッサ１−２が割
込み可とするとオア回路３−２は“ｌ”を出力し、アン
ド回路４−３の出力を“０″として、アンド回路５−３
を「不通」状態とする。即ち、プロセ・７す１−３への
割込み信号は与えられない様にする。

プロセッサ１−２は１−３より優先度が高（なっている
。

プロセッサ１−１の割込み否を示す信号は反転され、プ
ロセッサ１−２の割込み可を示す信号と共にアンド回路
４−２を付勢する。後記説明を行うが常時“１′なる排
他的オア回路６−２の出力とアンド回路４−２の“１゛
はアンド回路５−２の割込み信号を待つ、入出力装置の
割込み信号ＩＲＱによってアンド回路５−２は“１°を
出力し、端子ＩＮＴに入力されプロセッサ１−２によっ
て割込み処理が行われ　　　　　゛る。

同時に排他的オア回路６−２と反転回路７−２に入力さ
れる。反転回路７−２は入力をして出力し、上位プロセ
ッサ側のアンド回路５−１を禁止状態とすると共に、排
他的オア回路６−２の出力はｌ゛の状態を維持する。　
即ち割込みが受は付けられると、たとえ上位のプロセッ
サ１−１が割込み可状態となっても割込み端子ＩＮＴへ
の割込み信号は生じない。勿論、下位プロセッサ側も、
排他的オア回路は付勢されず“０゛を出力しており、割
込み要求信号ＩＲＱはプロセッサに与えられない。

若しプロセッサ１−１と１−２とが共に割込み可状態と
なると、プロセッサ１−１の可信号゛１”の反転信号′
０゛によってアンド回路４−２は「不通」となりアンド
回路５−２は割込み禁止の動作を行う。

本実施例では、プロセッサ１−１が優先度が高（順次１
〜２．１−３の方向に低くなってる。

なお上記例はプロセッサを３台で説明を行ったが台数は
任意の数でもまた、入出力装置が複数台でも何等支障さ
れないことは云うまでもない。複数台の入出力装置を基
本的にプロセッサに対応させてグループ化し、グループ
化されたプロセッサを第１優先、当該プロセッサが割込
み不可の時他のプロセッサへ割込める様に各グループを
構成し、システム効率を向上することも可能である。

〔発明の効果〕

以上説明したように本発明によれば、割込み可能なプロ
セッサが優先順位に従って割込まれ、入出力装置が効率
良く作動され、システムの処理効率を向上する上で利点
の多いものとなる。

【図面の簡単な説明】

第１図は本発明による割込み制御方式の一実施例の回路
図、 第２図はマルチプロセッサの構成図である。 図において、１−１．乃至１−ｎはプロセッサ、２は入
出力装置、２−１乃至２−ｎは入出力装置群、３−２゜
３−３と６−２．６−３はオア回路、４−２．４−３．
５−１．５−２．５−３はアンド回路をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. マルチプロセッサ・システムに、単一装置から複数のプ
   ロセッサに割込みを通知する手段を付設すると共に、前
   記各プロセッサに対応して割込み受け付け可否の状態を
   示す受付け可否手段を備え、該受付け可否手段の出力及
   び割込み通知手段の出力に基づき複数プロセッサの１つ
   に対してのみ割込み通知手段の出力を与えるよう構成し
   たことを特徴とする割込み制御方式。