JPS6165351A - 制御システム - Google Patents
制御システムInfo
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- JPS6165351A JPS6165351A JP18709484A JP18709484A JPS6165351A JP S6165351 A JPS6165351 A JP S6165351A JP 18709484 A JP18709484 A JP 18709484A JP 18709484 A JP18709484 A JP 18709484A JP S6165351 A JPS6165351 A JP S6165351A
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- JP
- Japan
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- dma
- bus
- local
- internal bus
- dam
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分針〕
本発明は、ＤＭＡによる処理をする機能を有する制御シ
ステムに関するものである。
ステムに関するものである。
ＤＭＡ Ｋよる処理は、システムのパフォーマンスを向
上できる利点を有すゐことから、制御システムに適用さ
れる場合が多い。
上できる利点を有すゐことから、制御システムに適用さ
れる場合が多い。
このようなりＭＡ Ｋよる処理を行なう制御システムの
従来例の構成プロ、り図を第３図に示す。
従来例の構成プロ、り図を第３図に示す。
第３図において、１０はマイクロプロセッサユニ、ト（
以下、ＩＪＰＵとする）、２０はメインメモリ、３ｏは
第１のディバイス、４０は第２のディバイス、５０はＤ
ｋ（Ａ ：Ｉ ｙトローラ（以下、ＤＭＡＣとする）、
６゜は内部バスである。
以下、ＩＪＰＵとする）、２０はメインメモリ、３ｏは
第１のディバイス、４０は第２のディバイス、５０はＤ
ｋ（Ａ ：Ｉ ｙトローラ（以下、ＤＭＡＣとする）、
６゜は内部バスである。
１ＪＰＵ１０、メインメモリ２０およびＤＭＡ コント
ローラ５０は内部バス６０に接続されている。また、第
１のディバイス３０および第２のディバイス４０は、第
１のインタフェイス３１および第２のインタフェイス４
１を介して内部バス６０に接続されている。
ローラ５０は内部バス６０に接続されている。また、第
１のディバイス３０および第２のディバイス４０は、第
１のインタフェイス３１および第２のインタフェイス４
１を介して内部バス６０に接続されている。
μＰＵ １０は、システム全体の制御を行なう。
ＤＭＡＣ５０は、メインメモリ２０、第１のディバイス
３０および第２のディバイス４０について、それぞれの
間でＤＭＡ Ｋよるデータ転送を行なわせる。
３０および第２のディバイス４０について、それぞれの
間でＤＭＡ Ｋよるデータ転送を行なわせる。
第３図に示すシステムでは、ＤＭＡ動作として３種類を
行なうことができる。すなわち、第１のディバイス３０
と第２のディバイス４０の間（ＩＫ示す部分）のＤＭＡ
動作、メインメモリ２０と第１のディバイス３００間（
ｎに示す部分）のＤＭＡ動作およびメインメモリ２０と
第２のディバイス４０の間（Ｉに示す部分）のＤＭＡ動
作である。また、これらのＤＭＡ動作の応用として、メ
インメモリ２ｏを一時的なバッファとして用いて第１の
ディバイス３０と第２のディバイス４００間でＤＭＡ動
作を行なうこともできる。
行なうことができる。すなわち、第１のディバイス３０
と第２のディバイス４０の間（ＩＫ示す部分）のＤＭＡ
動作、メインメモリ２０と第１のディバイス３００間（
ｎに示す部分）のＤＭＡ動作およびメインメモリ２０と
第２のディバイス４０の間（Ｉに示す部分）のＤＭＡ動
作である。また、これらのＤＭＡ動作の応用として、メ
インメモリ２ｏを一時的なバッファとして用いて第１の
ディバイス３０と第２のディバイス４００間でＤＭＡ動
作を行なうこともできる。
第１のディバイス３０と第２のディバイス４０との間の
ＤＭＡ動作では次の２つの場合がある。
ＤＭＡ動作では次の２つの場合がある。
すなわち、第１のディバイス３０と第２のディバイス４
０のデータ転送速度が同一である場合（以下、■の場合
とする）は、一時的なバッファを設けることなくバース
ト方式（ｂｕｒｓｔ ｍｏｄｅ ）でＤＭＡによるデー
タ転送ができ、処理時間は一番短くなる。
０のデータ転送速度が同一である場合（以下、■の場合
とする）は、一時的なバッファを設けることなくバース
ト方式（ｂｕｒｓｔ ｍｏｄｅ ）でＤＭＡによるデー
タ転送ができ、処理時間は一番短くなる。
一方、第１のディバイス３０と第２のディバイス４０の
データ転送速度が異なる場合（以下、■の場合とする）
は、メインメモリ２０を一時的なバッファとして用い、
適当なデータ数に区切り、相互のディバイスの最大デー
タ転送速度を生かすようなバースト方式のＤＭＡ動作が
行なわれる。
データ転送速度が異なる場合（以下、■の場合とする）
は、メインメモリ２０を一時的なバッファとして用い、
適当なデータ数に区切り、相互のディバイスの最大デー
タ転送速度を生かすようなバースト方式のＤＭＡ動作が
行なわれる。
しかし、■の場合は、ＤＭＡ動作の間は、内部バス６０
はＤＭＡに専有され、μｐ［７１０において、外部への
アクセス例えばμＰＵ１０からメインメモリ２０へのア
クセス等が不可能になる。このため、μＰＵ１０の処理
のパフォーマンスが低下するという問題点があった。
はＤＭＡに専有され、μｐ［７１０において、外部への
アクセス例えばμＰＵ１０からメインメモリ２０へのア
クセス等が不可能になる。このため、μＰＵ１０の処理
のパフォーマンスが低下するという問題点があった。
また、■の場合は、一時的なパ、７アメモリへの入力の
ためのＤＭＡ動作と、このバッファからの出力のための
ＤＭＡ動作を並列に行なわせると、■の場合に比べて、
ＤＭＡ によるデータ転送回数は倍になシ、シかも上
述した２種類のＤＭＡ動作の切り換えにおいても双方の
ＤＭＡ動作のタイミングを調整するためのダミ一時間が
生じる。このため、ＤＭＡによる処理時間が長くなｐ、
ｐｐｔｚｏのパフォーマンスが低下するという問題点が
あった。
ためのＤＭＡ動作と、このバッファからの出力のための
ＤＭＡ動作を並列に行なわせると、■の場合に比べて、
ＤＭＡ によるデータ転送回数は倍になシ、シかも上
述した２種類のＤＭＡ動作の切り換えにおいても双方の
ＤＭＡ動作のタイミングを調整するためのダミ一時間が
生じる。このため、ＤＭＡによる処理時間が長くなｐ、
ｐｐｔｚｏのパフォーマンスが低下するという問題点が
あった。
本発明は上述した問題点を除去するためになされたもの
であり、ＤＭＡによるデータ転送はバースト方式によシ
最小時間で行なわれ、しかもＤＭＡ動作の間もＩＩＰＵ
が外部へのアクセスを可能とした制御システムを実現す
ることを目的とする。
であり、ＤＭＡによるデータ転送はバースト方式によシ
最小時間で行なわれ、しかもＤＭＡ動作の間もＩＩＰＵ
が外部へのアクセスを可能とした制御システムを実現す
ることを目的とする。
本発明は、システムの内部バスと、核内部パスに接続さ
れていて、システム全体の制御を行なうマイクロプロセ
ッサと、前記内部バスに接続されているメインメモリと
、前記内部バスにドライバ／レシーバを介して接続され
ている複数組のローカルバスと、前記各ローカルバスに
接続されていて、ＤＭＡ Ｋよる処理を必要とするディ
バイスと、前記各ローカルバスに接続されていて、同じ
ローカルバスに接続されているディバイスにＤＭＡ Ｋ
よる処理を行なわせるＤＭＡコントロー２と、前記各ロ
ーカルバス間のデータの転送速度を整合するバッファと
、前記内部バスに接続されていて、各ＤＭＡコントロー
ラからの信号に基づいて前記ドライバ／レシーバに信号
を送ることによって、ＤλＩＡ動作に関与するローカル
バスを内部バスから遮断するコントローラとを具備した
ことを特徴とする制御システムである。
れていて、システム全体の制御を行なうマイクロプロセ
ッサと、前記内部バスに接続されているメインメモリと
、前記内部バスにドライバ／レシーバを介して接続され
ている複数組のローカルバスと、前記各ローカルバスに
接続されていて、ＤＭＡ Ｋよる処理を必要とするディ
バイスと、前記各ローカルバスに接続されていて、同じ
ローカルバスに接続されているディバイスにＤＭＡ Ｋ
よる処理を行なわせるＤＭＡコントロー２と、前記各ロ
ーカルバス間のデータの転送速度を整合するバッファと
、前記内部バスに接続されていて、各ＤＭＡコントロー
ラからの信号に基づいて前記ドライバ／レシーバに信号
を送ることによって、ＤλＩＡ動作に関与するローカル
バスを内部バスから遮断するコントローラとを具備した
ことを特徴とする制御システムである。
以下、図面により本発明を説明する。
第１図は本発明にかかる制御システムの一実施例を示し
た構成ブロック図である。第１図において第３図と同一
のものは同一符号を付ける。
た構成ブロック図である。第１図において第３図と同一
のものは同一符号を付ける。
第１図において、７０はディバイス、８０１は第１のロ
ーカルバス、８０２ハ第２のローカルバス、９０１は第
１のドライバ／レシーバ、９０２は第２のドライバ／レ
シーバ、１００ は第１のディバイス、１００２は第
２のディバイス、１１０１は第１のＤＭＡＣ、１１０２
は第２のＤＭＡＣ，１２０はバッファ、１３０はコント
ローラである。
ーカルバス、８０２ハ第２のローカルバス、９０１は第
１のドライバ／レシーバ、９０２は第２のドライバ／レ
シーバ、１００ は第１のディバイス、１００２は第
２のディバイス、１１０１は第１のＤＭＡＣ、１１０２
は第２のＤＭＡＣ，１２０はバッファ、１３０はコント
ローラである。
ディバイス７０は、ＤＭＡによる処理を必要としないデ
ィバイスであシ、内部バス６０に接続されている。
ィバイスであシ、内部バス６０に接続されている。
第１のローカルバス８０１は、内部バス６０と仕様が同
一のものであυ、第１のドライバ／レシーバ９０□を介
して内部バス６０に接続されている。
一のものであυ、第１のドライバ／レシーバ９０□を介
して内部バス６０に接続されている。
第１のドライバ／レシーバ９０１は、トライステートの
ドライバ／レシーバである。
ドライバ／レシーバである。
第１のディバイス１００□は、ＤＭＡによる処理を必要
とするディバイスであシ、第１のインタフェイス１０１
１を介して第１のローカルバス８０１に接続されている
。
とするディバイスであシ、第１のインタフェイス１０１
１を介して第１のローカルバス８０１に接続されている
。
第１のＤｈ（ＡＣ１１０１は、第１のローカルバス８０
１に接続されていて、第１のディバイス１００１にＤＭ
Ａによる処理を行なわせる。
１に接続されていて、第１のディバイス１００１にＤＭ
Ａによる処理を行なわせる。
第２のローカルバス８０、第２のドライバ／しシーバ９
０、第２のディバイス１００、第２のインタフエイス１
０１２および第２のＤＭＡＣ１１０も同様の構成になっ
ている。
０、第２のディバイス１００、第２のインタフエイス１
０１２および第２のＤＭＡＣ１１０も同様の構成になっ
ている。
バッファ１２０は、ＦＩＦＯ（ｆｉｒｓｔ ｉｎ ｆｉ
、ｒｓｔ ｏｕｔ ）方式でデータ転送をするバッファ
であり、第１のローカルバス８０ と第２のローカルバ
ス８０２の間の」。
、ｒｓｔ ｏｕｔ ）方式でデータ転送をするバッファ
であり、第１のローカルバス８０ と第２のローカルバ
ス８０２の間の」。
データ転送速度を整合する。
コントローラー３０は、内部バス６０に接続されていて
、第１および第２のＤｈ（ＡＣ１１０および１１０２か
らの信号に基づいて、第１および第２のドライバ／レシ
ーバ９０ および９０に信号を送ることによつて、ＤＭ
Ａ動作に関与するローカルバスを内部バス６０から遮断
する。
、第１および第２のＤｈ（ＡＣ１１０および１１０２か
らの信号に基づいて、第１および第２のドライバ／レシ
ーバ９０ および９０に信号を送ることによつて、ＤＭ
Ａ動作に関与するローカルバスを内部バス６０から遮断
する。
次に１このような制御システムの動作について説明する
。
。
第２図は第１のシステムの動作説明用のタイムチャート
である。
である。
先ず、ノーマルモードでは、ＤＭＡ動作は行表われてい
なくて、第１および第２のローカルバス８０ および
８０ は、ともに内部バス６０に接続されている。この
ときには、バス全体の主導権はｌＪＰＵｌｏに＄Ｄ、ｐ
ｐｕｌｏが各々のディバイスにアクセスを行なう。この
状態で、ディバイス側からのＤＭＡ動作の要求がコント
ロー郷介してＩＪＰＵｌＧに与えられると、ＩＩＰＵｌ
ｏおよび、コントローラ１３０は、ＤＭＡ動作の準備と
、ローカルバスと内部バスの切り離しの準備を行なう。
なくて、第１および第２のローカルバス８０ および
８０ は、ともに内部バス６０に接続されている。この
ときには、バス全体の主導権はｌＪＰＵｌｏに＄Ｄ、ｐ
ｐｕｌｏが各々のディバイスにアクセスを行なう。この
状態で、ディバイス側からのＤＭＡ動作の要求がコント
ロー郷介してＩＪＰＵｌＧに与えられると、ＩＩＰＵｌ
ｏおよび、コントローラ１３０は、ＤＭＡ動作の準備と
、ローカルバスと内部バスの切り離しの準備を行なう。
この状態は、ＡｉＫ示す状態である。準備が完了すると
、コントローラ１３０はドライバ／レシーバ９０□と９
０２に信号を送って、バスを切り離し、ＤＭＡモードへ
と移る。この時点がＡ２に示す時点である。
、コントローラ１３０はドライバ／レシーバ９０□と９
０２に信号を送って、バスを切り離し、ＤＭＡモードへ
と移る。この時点がＡ２に示す時点である。
ＤＭＡモードでは、内部バス６ｏから切り離された第１
のローカルバス８０ と第２のローカルバス８０２０
間でＤＭＡ動作が行なわれている。この状態では、内部
バス６０の主導権はＩＪＰＵ １Ｇが、第１０ローカル
バス８０１の主導権は第１のＤＭＡＣ１１０１が、第２
のローカルバス８０２の主導ｍは第２のＤＭＡＣ１１０
□がそれぞれ有している。したがって、第１のディバイ
ス１００１と第２のディバイス１００２がＤＭＡ動作中
に１内部バス６ｏ上のｐＰＵｌｏは、内部バス６ｏ上の
ディバイス例えば７０等については、自由にアクセスで
きる。またＤＭＡ動作については、ＤＭＡ処理を行なっ
ているディバイス１００１および１００２がローカルバ
ス８０１および８０２を専有し、高速でデータを転送す
ることができる。この状態がＡ３Ｖｃ示す状態である。
のローカルバス８０ と第２のローカルバス８０２０
間でＤＭＡ動作が行なわれている。この状態では、内部
バス６０の主導権はＩＪＰＵ １Ｇが、第１０ローカル
バス８０１の主導権は第１のＤＭＡＣ１１０１が、第２
のローカルバス８０２の主導ｍは第２のＤＭＡＣ１１０
□がそれぞれ有している。したがって、第１のディバイ
ス１００１と第２のディバイス１００２がＤＭＡ動作中
に１内部バス６ｏ上のｐＰＵｌｏは、内部バス６ｏ上の
ディバイス例えば７０等については、自由にアクセスで
きる。またＤＭＡ動作については、ＤＭＡ処理を行なっ
ているディバイス１００１および１００２がローカルバ
ス８０１および８０２を専有し、高速でデータを転送す
ることができる。この状態がＡ３Ｖｃ示す状態である。
これらのＤＭＡ処理が終了すると、コントロー２１３０
は、ドライバ／レシーバ９０１と９０２に信号を送って
、内部バス６０に第１および第２のローカルバス８０１
および８０２を接続する。これＫよって、再びノーマル
モードへ移る。この時点がＡに示す時点である。
は、ドライバ／レシーバ９０１と９０２に信号を送って
、内部バス６０に第１および第２のローカルバス８０１
および８０２を接続する。これＫよって、再びノーマル
モードへ移る。この時点がＡに示す時点である。
なお、実施例ではローカルバスが２本設けられている場
合について説明したが、ローカルバスはＤＭＡ処理を必
要とするディバイスの数、ＤＭＡ処理を行なう時期等に
応じて２本以外の数だけ設けられていてもよい。
合について説明したが、ローカルバスはＤＭＡ処理を必
要とするディバイスの数、ＤＭＡ処理を行なう時期等に
応じて２本以外の数だけ設けられていてもよい。
このような制御システムによれば、次のような効果が得
られる。
られる。
すなわち、ＤＭＡモードでは、第１のローカルパス８０
１と第２のローカルバス８０２は内部ハス６ｏカら切り
離され、内部バス６０の主導権はμＰＵ１０が、第１の
ローカルバス８０１の主導権は第１のＤＭＡＣ１１０１
カ、ｊｌＥ ２のローカルバス８０２の主導権は第２の
ＤＭＡＣ１１０２がそれぞれ有する。これによって、Ｄ
ＭＡによるデータ転送はバースト方式によシ最小時間で
行なうことができ、しかもＤＭＡ動作の間もＩＪＰＵＩ
Ｏは外部へのアクセスが可能になる。このため、１つの
ＩＩＰＵを有するＤＭＡ処理ができるシステムとしては
、最大限のパフォーマンスを得ることができる。
１と第２のローカルバス８０２は内部ハス６ｏカら切り
離され、内部バス６０の主導権はμＰＵ１０が、第１の
ローカルバス８０１の主導権は第１のＤＭＡＣ１１０１
カ、ｊｌＥ ２のローカルバス８０２の主導権は第２の
ＤＭＡＣ１１０２がそれぞれ有する。これによって、Ｄ
ＭＡによるデータ転送はバースト方式によシ最小時間で
行なうことができ、しかもＤＭＡ動作の間もＩＪＰＵＩ
Ｏは外部へのアクセスが可能になる。このため、１つの
ＩＩＰＵを有するＤＭＡ処理ができるシステムとしては
、最大限のパフォーマンスを得ることができる。
第１図は本発明にかかる制御システムの一実施例の構成
ブロック図、第２は第１図のシステムの動作説明図、第
５図は制御システムの従来例の構成プロ、り図である。 １０・・・マイクロプロセッサユニット、２ｏ・・・メ
インメモリ、６０・・・内部ハス、８０ 、８０
・・・ローカルバス、９０１，９０２・・・ドライバ／
レシーバ、１００１゜１００・・・ディバイス、１１０
、１１０・・・ＤＭＡコントローう、１２０・・・バ
ッファ、１３０・・・コントローラ。
ブロック図、第２は第１図のシステムの動作説明図、第
５図は制御システムの従来例の構成プロ、り図である。 １０・・・マイクロプロセッサユニット、２ｏ・・・メ
インメモリ、６０・・・内部ハス、８０ 、８０
・・・ローカルバス、９０１，９０２・・・ドライバ／
レシーバ、１００１゜１００・・・ディバイス、１１０
、１１０・・・ＤＭＡコントローう、１２０・・・バ
ッファ、１３０・・・コントローラ。
Claims (1)
- 【特許請求の範囲】 システムの内部バスと、 該内部バスに接続されていて、システム全体の制御を行
なうマイクロプロセッサユニットと、前記内部バスに接
続されているメインメモリと、前記内部バスにドライバ
／レシーバを介して接続されている複数組のローカルバ
スと、 前記各ローカルバスに接続されていて、ＤＭＡによる処
理を必要とするディバイスと、 前記各ローカルバスに接続されていて、同じローカルバ
スに接続されているディバイスにＤＭＡによる処理を行
なわせるＤＭＡコントローラと、前記各ローカルバス間
のデータの転送速度を整合するバッファと、 前記内部バスに接続されていて、各ＤＭＡコントローラ
からの信号に基づいて前記ドライバ／レシーバに信号を
送ることによって、ＤＭＡ動作に関与するローカルバス
を内部バスから遮断するコントローラ とを具備したことを特徴とする制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18709484A JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18709484A JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165351A true JPS6165351A (ja) | 1986-04-03 |
Family
ID=16199998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18709484A Pending JPS6165351A (ja) | 1984-09-06 | 1984-09-06 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Ｄｍａコントロ−ラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
-
1984
- 1984-09-06 JP JP18709484A patent/JPS6165351A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116124A (en) * | 1979-03-01 | 1980-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Information processor |
| JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Ｄｍａコントロ−ラ |
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