JPS5824926A - プログラマブルコントロ−ルシステム - Google Patents
プログラマブルコントロ−ルシステムInfo
- Publication number
- JPS5824926A JPS5824926A JP12297581A JP12297581A JPS5824926A JP S5824926 A JPS5824926 A JP S5824926A JP 12297581 A JP12297581 A JP 12297581A JP 12297581 A JP12297581 A JP 12297581A JP S5824926 A JPS5824926 A JP S5824926A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- control device
- control
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラマブルコントローラ／ステムに関す
る。
る。
プログラマブルコントローラシステムには、プロクラマ
ブルコントローラ（ＰＬＯ）とマン９マシンンステムと
の間に制御装置を設け、両者のインターフェース制御を
はかるシステムがある。
ブルコントローラ（ＰＬＯ）とマン９マシンンステムと
の間に制御装置を設け、両者のインターフェース制御を
はかるシステムがある。
ＰＬＣはＡ系、制御装置はＢ系、プログラマ（例エバキ
ーボード）とＣＲＴとより成るマンマシン／ステムはＣ
系と呼ばれている。Ｂ系である制御装置にいかなる役割
を持たせるかによって従来種々の制御装置が提供されて
いる。
ーボード）とＣＲＴとより成るマンマシン／ステムはＣ
系と呼ばれている。Ｂ系である制御装置にいかなる役割
を持たせるかによって従来種々の制御装置が提供されて
いる。
第１図〜第３図はかかる従来の制御装置及びＡ系又はＣ
系との関係を示す図である。即ち、第１図は、Ｂ系の制
御装置内には処理装置を設けず制御装置を構成した従来
例図、第２図は制御装置内にＤＭＡ制御部を設けた従来
例図、第３図は制御装置内にＤＭＡ制御部及び処理装置
を設けた従来例図である。以上の第１図〜第３図の従来
例は一長一短を持つ。以下、個別的に説明する。
系との関係を示す図である。即ち、第１図は、Ｂ系の制
御装置内には処理装置を設けず制御装置を構成した従来
例図、第２図は制御装置内にＤＭＡ制御部を設けた従来
例図、第３図は制御装置内にＤＭＡ制御部及び処理装置
を設けた従来例図である。以上の第１図〜第３図の従来
例は一長一短を持つ。以下、個別的に説明する。
第１図ハ、プロセッサ・コントロール・メモリ・アクセ
ス（ＰＣＭＡ）方式を採用したＢ系制御装置とＡ系ＰＬ
Ｃとの構成を示す図である。Ｂ系制御装置はＢ系メモリ
１、送受信回路２、Ｂ系コントロールバッファ３、Ｂ系
バスバッファ４、Ｂ系バス６とより成る。Ａ系ＰＬＣは
Ａ系マイクロプロセッサ１１、Ａ系メモ１八１２、Ａ系
プロセスレ’０１３、Ａ系メモリ１２１．Ａ系バス１５
より成る。更に、図で、５はＢ系コントロール信号、７
は伝送割込み信号である。更に、１４はＡ系コントロー
ル信号である。かかる構成でのＰＣＭＡ方式の動作は、
マン・マシンシステムからのシリアル伝送を送受信回路
２で受けて、Ａ系）イクロプロセノサ１１により伝送コ
マンド及びデータを解析し、指定語数のメモリ転送を行
う。この場合、制御系の複雑化に伴いＡ系マイクロプロ
セッサ１１の負荷率が増大し、且つメモリ転送に時間が
かかり応答性が悪い欠点を持つ。
ス（ＰＣＭＡ）方式を採用したＢ系制御装置とＡ系ＰＬ
Ｃとの構成を示す図である。Ｂ系制御装置はＢ系メモリ
１、送受信回路２、Ｂ系コントロールバッファ３、Ｂ系
バスバッファ４、Ｂ系バス６とより成る。Ａ系ＰＬＣは
Ａ系マイクロプロセッサ１１、Ａ系メモ１八１２、Ａ系
プロセスレ’０１３、Ａ系メモリ１２１．Ａ系バス１５
より成る。更に、図で、５はＢ系コントロール信号、７
は伝送割込み信号である。更に、１４はＡ系コントロー
ル信号である。かかる構成でのＰＣＭＡ方式の動作は、
マン・マシンシステムからのシリアル伝送を送受信回路
２で受けて、Ａ系）イクロプロセノサ１１により伝送コ
マンド及びデータを解析し、指定語数のメモリ転送を行
う。この場合、制御系の複雑化に伴いＡ系マイクロプロ
セッサ１１の負荷率が増大し、且つメモリ転送に時間が
かかり応答性が悪い欠点を持つ。
第２図はＢ系にＤＭＡ制御装置ＩＡを設けた点に最大の
特徴を持つ。更に、アドレスデコーダ値を設けた点も特
徴である。この他に、１０はホールド要求信号、９はＤ
ＭＡ要求信号、８はＢ系チップセレクト信号を示す。こ
のＤＭＡ方式の動作は、Ａ系マイクロプロセッサ１１の
モトに、ＤＩ’ｌＪＡ制御装置ＩＡをおき、マンマシン
システムからのシリアル伝送を受けて、Ａ系マイクロプ
ロセッサ１１により伝送コマンド及びデータ解析を行っ
ている。一方、送受信回路２からＤＭＡ制御装置ＩＡに
対しＤＭＡ要求が出力され、これによりＤＭＡ制御装置
ＩＡよりＡ系に対し、サイクルスチールでホールド要求
を出力し、ＤＭＡ制御装置ＩＡがバスマスタの役割を果
し、指定語数のメモリ転送を行う。この場合、メモリ転
送の高速化をはかることはできるが、Ａ系マイクロプロ
セッサの負荷率が増大する欠点を持つ。
特徴を持つ。更に、アドレスデコーダ値を設けた点も特
徴である。この他に、１０はホールド要求信号、９はＤ
ＭＡ要求信号、８はＢ系チップセレクト信号を示す。こ
のＤＭＡ方式の動作は、Ａ系マイクロプロセッサ１１の
モトに、ＤＩ’ｌＪＡ制御装置ＩＡをおき、マンマシン
システムからのシリアル伝送を受けて、Ａ系マイクロプ
ロセッサ１１により伝送コマンド及びデータ解析を行っ
ている。一方、送受信回路２からＤＭＡ制御装置ＩＡに
対しＤＭＡ要求が出力され、これによりＤＭＡ制御装置
ＩＡよりＡ系に対し、サイクルスチールでホールド要求
を出力し、ＤＭＡ制御装置ＩＡがバスマスタの役割を果
し、指定語数のメモリ転送を行う。この場合、メモリ転
送の高速化をはかることはできるが、Ａ系マイクロプロ
セッサの負荷率が増大する欠点を持つ。
第３図は、Ｂ系独自にマイクロプロセッサを有するＰＣ
ＭＡ方式を示したものである。図で、Ｂ系は、マイクロ
プロセッサＩＢ、メモリＩＣ，ホールドコントロール回
路ＩＤ１メモリコントロール回路ＩＥ、バス変換回路Ｉ
Ｆとより成り、更に１ｍは伝送割込み信号、１ｄはホー
ルド要求信号、８ａはメモリコントロール信号である。
ＭＡ方式を示したものである。図で、Ｂ系は、マイクロ
プロセッサＩＢ、メモリＩＣ，ホールドコントロール回
路ＩＤ１メモリコントロール回路ＩＥ、バス変換回路Ｉ
Ｆとより成り、更に１ｍは伝送割込み信号、１ｄはホー
ルド要求信号、８ａはメモリコントロール信号である。
このＰＣＭＡ方式の動作は、Ｂ系マイクロプロセッサＩ
Ｂにより伝送コマンド及びデータの解析を行い、Ｂ系よ
りＡ系に対しホールド要求１ｄを出力しＡ系ハスをフロ
ートさせ、Ｂ系マイクロプロセッサＩＢにより、バス変
換回路ＩＦ及びメモリコントロール回路ＩＥを介して、
指定語数のメモリ転送を行う。この場合、Ａ系マイクロ
プロセッサの負荷率の増大を抑えることはできるが、Ａ
系に対するホールド時間がＢ系のソフト処理仕様により
異なり、バラツキが大きく且つソフト処理時間が長い。
Ｂにより伝送コマンド及びデータの解析を行い、Ｂ系よ
りＡ系に対しホールド要求１ｄを出力しＡ系ハスをフロ
ートさせ、Ｂ系マイクロプロセッサＩＢにより、バス変
換回路ＩＦ及びメモリコントロール回路ＩＥを介して、
指定語数のメモリ転送を行う。この場合、Ａ系マイクロ
プロセッサの負荷率の増大を抑えることはできるが、Ａ
系に対するホールド時間がＢ系のソフト処理仕様により
異なり、バラツキが大きく且つソフト処理時間が長い。
従って、制御系の複雑化に伴い、益々ＰＬＯ及びマン・
マシンシステム共に高速性及び保守性が要求される場合
、上述の従来例ではこれらの要求に即応できないという
欠点があった。
マシンシステム共に高速性及び保守性が要求される場合
、上述の従来例ではこれらの要求に即応できないという
欠点があった。
本発明の目的は、少ないハードウェア構成によりＰＬＣ
とマン・マシンシステムとのインターフェイス用制御装
置に要求される高速性及び保守性の実現をはかつてなる
プログラマブルコントローラシステムを提供することに
ある。
とマン・マシンシステムとのインターフェイス用制御装
置に要求される高速性及び保守性の実現をはかつてなる
プログラマブルコントローラシステムを提供することに
ある。
本発明の要旨は、マン・マシンシステムとＰＬＣとの間
に介在する制御装置に関し、この制御装置内にマイクロ
プロセッサとＤＭＡ制御装置とを設け、且つＰＬＣ内の
マイクロプロセッサに対シて上記制御装置内のマイクロ
プロセッサ又はＤＭＡ制御装置よりホールド要求を発せ
しめ、ＰＬＣ内のメモリを制御装置内のマイクロプロセ
ッサ又はＤＭＡの管理下におくように構成した点にある
。
に介在する制御装置に関し、この制御装置内にマイクロ
プロセッサとＤＭＡ制御装置とを設け、且つＰＬＣ内の
マイクロプロセッサに対シて上記制御装置内のマイクロ
プロセッサ又はＤＭＡ制御装置よりホールド要求を発せ
しめ、ＰＬＣ内のメモリを制御装置内のマイクロプロセ
ッサ又はＤＭＡの管理下におくように構成した点にある
。
以下、本発明を全体構成、及び実施例について図面を用
いて詳述する。
いて詳述する。
第４図はＰＬＯシステムの全体構成を示す図である。Ａ
系は、マイクロプロセッサ１１、メモリ１２、ＰＩ１０
１３、インターフェース用ＬＳＩ４、バス１５とより成
る。Ｂ系はマイクロプロセッサ１１３．メモリ１ｃ、送
受信回路２、バス変換装置ＩＰ、Ｂ系バス６とより成る
。信号１４はＡ系コントロール信号、信号１ｎはＢ系コ
ントロール信号、１ｍは伝送割込み信号である。Ｃ系は
、プログラマ２１、ＣＲＴ２２とより成る。プログラマ
２１は例えばキーボード等の入力装置としての機能を持
ち、ＣＲＴ２２と共にマン・マシンシステムとしての機
能を持つ。
系は、マイクロプロセッサ１１、メモリ１２、ＰＩ１０
１３、インターフェース用ＬＳＩ４、バス１５とより成
る。Ｂ系はマイクロプロセッサ１１３．メモリ１ｃ、送
受信回路２、バス変換装置ＩＰ、Ｂ系バス６とより成る
。信号１４はＡ系コントロール信号、信号１ｎはＢ系コ
ントロール信号、１ｍは伝送割込み信号である。Ｃ系は
、プログラマ２１、ＣＲＴ２２とより成る。プログラマ
２１は例えばキーボード等の入力装置としての機能を持
ち、ＣＲＴ２２と共にマン・マシンシステムとしての機
能を持つ。
Ａ系とＢ系とはバス結合されている。Ａ系のインターフ
ェイスＬＳＩ４は、インターフェースのだめのハードウ
ェアを構成している。Ｂ系とＣ系との間では、シリアル
伝送を行っている。
ェイスＬＳＩ４は、インターフェースのだめのハードウ
ェアを構成している。Ｂ系とＣ系との間では、シリアル
伝送を行っている。
全体の動作は、Ｃ系により各種のＰＬＣ用の入力がなさ
れ、Ｂ系はＣ系とＡ系との間に介在してデータ転送や処
理に供している。Ａ系では、ＰＬＣ方式により、ンーケ
ンスコントロールを被制御装置に対してＰＩｌｏｌ ３
を介して行う。次に本発明の特徴であるＢ系を中心とす
る実施例について説明する。
れ、Ｂ系はＣ系とＡ系との間に介在してデータ転送や処
理に供している。Ａ系では、ＰＬＣ方式により、ンーケ
ンスコントロールを被制御装置に対してＰＩｌｏｌ ３
を介して行う。次に本発明の特徴であるＢ系を中心とす
る実施例について説明する。
は、マイクロプロセッサＩＢ、メモリ１ｃＸＤＭＡ制御
装置ＩＡ、ホールド回路ＩＤ、バス変換回路ＩＦ、パス
バッファＩＧ、ＩＨ１バッファメモリＩＬ、マルチプレ
クサＩＪ、ＩＫ、メモリコントロール回路ＩＭＸＤＭＡ
制御装置用アクセスコントロール回路ＩＮ、優先制御（
判定）回路ＩＱ１送受信回路２、バス６、ＩＷ、オアゲ
ートＩＸとより成る。更に、信号１ｆはホールド要求信
号、１１はＤＭＡ制御装置側メモリコントロール信号、
Ｉ ｎはＢ系メモリコントロール信号、１ａはバスコン
トロール信号、１ｂはバスコントロール信号である。
装置ＩＡ、ホールド回路ＩＤ、バス変換回路ＩＦ、パス
バッファＩＧ、ＩＨ１バッファメモリＩＬ、マルチプレ
クサＩＪ、ＩＫ、メモリコントロール回路ＩＭＸＤＭＡ
制御装置用アクセスコントロール回路ＩＮ、優先制御（
判定）回路ＩＱ１送受信回路２、バス６、ＩＷ、オアゲ
ートＩＸとより成る。更に、信号１ｆはホールド要求信
号、１１はＤＭＡ制御装置側メモリコントロール信号、
Ｉ ｎはＢ系メモリコントロール信号、１ａはバスコン
トロール信号、１ｂはバスコントロール信号である。
Ａ系は、マイクロプロセッサ１１、メモリ１２、ＰＩ１
０１３、Ａ系バス１５、Ａ系コントロール信号１４とよ
り成る。
０１３、Ａ系バス１５、Ａ系コントロール信号１４とよ
り成る。
マン・マシンシステムからのシリアル伝送カ入った場合
、Ｂ系マイクロプロセッサＩＢにより伝送コマンド及び
データを解析する。オンラインでＡ系メモリ１２をアク
セスする場合は、Ｂ系マイクロプロセッサＩＢによりＤ
ＭＡ制御装置ＩＡを初期設定（メモリ転送スタートアド
レス及び転送バイト数の設定）する。この時、バスバッ
ファＩＧは、ＤＭＡ制御装置ＩＡに起動要求を出力する
時のみ接続され、常時はオープン状態となる。
、Ｂ系マイクロプロセッサＩＢにより伝送コマンド及び
データを解析する。オンラインでＡ系メモリ１２をアク
セスする場合は、Ｂ系マイクロプロセッサＩＢによりＤ
ＭＡ制御装置ＩＡを初期設定（メモリ転送スタートアド
レス及び転送バイト数の設定）する。この時、バスバッ
ファＩＧは、ＤＭＡ制御装置ＩＡに起動要求を出力する
時のみ接続され、常時はオープン状態となる。
その後は、ＤＭＡ制御装置ＩＡよりＡ系マイクロプロセ
ッサ１１に対し、優先制御回路ＩＱを介してホールド要
求が出力され、バスバッファＩＨは、サイクルスチール
毎にシ、ヨード、オープンを繰返し、メモリコントロー
ル信号もマルチプレクサＩＫによりＤＭＡ制御装置ＩＡ
側が選択され、１バイトずつＡ系メモリ１２の内容をバ
ッファメモ１） Ｉ Ｌに転送する。指定バイト数のメ
モリ転送が完了した後、バスコントロール信号１ｂをＢ
系に切替え、任意にバッファメモリＩＬをアクセスする
。従って、Ａ系ＰＬＣ制御と独立に高速メモリ転送がで
きる。
ッサ１１に対し、優先制御回路ＩＱを介してホールド要
求が出力され、バスバッファＩＨは、サイクルスチール
毎にシ、ヨード、オープンを繰返し、メモリコントロー
ル信号もマルチプレクサＩＫによりＤＭＡ制御装置ＩＡ
側が選択され、１バイトずつＡ系メモリ１２の内容をバ
ッファメモ１） Ｉ Ｌに転送する。指定バイト数のメ
モリ転送が完了した後、バスコントロール信号１ｂをＢ
系に切替え、任意にバッファメモリＩＬをアクセスする
。従って、Ａ系ＰＬＣ制御と独立に高速メモリ転送がで
きる。
次に、オフラインでＡ系メモリ１２をアクセスする場合
、Ｂ系マイクロプロセッサＩＢよりホールド制御回路Ｉ
Ｄ及び優先制御回路ＩＱを介して、Ａ系マイクロプロセ
ッサ１１にホールド要求１ｆが出力されると、メモリコ
ントロール信号１１もマルチプレクサＩＫによりＢ系に
選択され、バス変換回路ＩＦを介して、Ａ系メモリ１２
を任意にアクセスできる。
、Ｂ系マイクロプロセッサＩＢよりホールド制御回路Ｉ
Ｄ及び優先制御回路ＩＱを介して、Ａ系マイクロプロセ
ッサ１１にホールド要求１ｆが出力されると、メモリコ
ントロール信号１１もマルチプレクサＩＫによりＢ系に
選択され、バス変換回路ＩＦを介して、Ａ系メモリ１２
を任意にアクセスできる。
以上の実施例によれば、従来例に比して、ＰＬＣのシス
テム構成及びマン−マシン−システムからの必要に応じ
、オンラインにおける高速メモリ転送とオフラインでの
メモリ転送の切替えができ、ＰＬＣ負荷率の低減が可能
である。
テム構成及びマン−マシン−システムからの必要に応じ
、オンラインにおける高速メモリ転送とオフラインでの
メモリ転送の切替えができ、ＰＬＣ負荷率の低減が可能
である。
本発明によれば、少ないハードウェア構成により、ＰＣ
ＭＡ方式とＤＭＡ方式による高速メモリ・アク・セス・
デュアル機能を達成でき、これによって、より複雑な制
御が要求されるインターフェイス制御装置への適用拡大
が容易であると共に、ＰＬＣとマン・マシン・システム
の保守性が向上ヰ白井生できた。
ＭＡ方式とＤＭＡ方式による高速メモリ・アク・セス・
デュアル機能を達成でき、これによって、より複雑な制
御が要求されるインターフェイス制御装置への適用拡大
が容易であると共に、ＰＬＣとマン・マシン・システム
の保守性が向上ヰ白井生できた。
第１図〜第３図は従来例図、第４図はプログラマブルコ
ントローラシステムの構成図、第５図は本発明の実施例
図である。 １Ｂ、１１・・・マイクロプロセッサ、ＩＡ・・・ＤＭ
Ａ制御装置、ＩＣ・・・メモリ、１２・・・メモリ、１
３・・・プロセス入出力装置（Ｐ■１０）、ＩＬ・・・
バッフアメ第 ｌ 図 ／３／Ｚ
ントローラシステムの構成図、第５図は本発明の実施例
図である。 １Ｂ、１１・・・マイクロプロセッサ、ＩＡ・・・ＤＭ
Ａ制御装置、ＩＣ・・・メモリ、１２・・・メモリ、１
３・・・プロセス入出力装置（Ｐ■１０）、ＩＬ・・・
バッフアメ第 ｌ 図 ／３／Ｚ
Claims (1)
- ■、 マン・マシンシステムト、マイクロプロセッサ（
以下Ａ系マイクロプロセッサと称す）とメモリ（以下Ａ
系メモリと称す）とプロセス入出力装置とより成るプロ
グラマプルコントローラト、該コントローラと上記マン
・マシンシステムとの間に介在し両者間のデータ転送制
御を行う制御装置とより成ると共に、該制御装置は、マ
イクロプロセッサ（以下Ｂ系マイクロプロセッサと称す
）と、ＤＭＡ制御装置と、バックアメモリと、上記Ｂ系
マイクロプロセッサからＡ系マイクロプロセッサへホー
ルド要求を優先度判定手段を介して送出して上記Ａ系メ
モリを、Ａ系マイクロプロセッサのアクセスからＢ系マ
イクロプロセッサのアクセスへと変更せしめる手段と、
上記Ｂ系マイクロプロセッサより上記ＤＭＡ制御装置内
にメモリ転送指令を設定せしめると共にその後は、該Ｄ
ＭＡ制御装置から上記Ａ系マイクロプロセッサにホール
ド要求を優先度判定手段を介してサイクルスチールで送
出して、所定のデータ単位で上記Ａ系メモリの内容を上
記ＤＭＡ制御装置の制御のもとに、」二記バッファメモ
リに転送せしめる手段とより成るプログラマブルコント
ロール／ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12297581A JPS5824926A (ja) | 1981-08-07 | 1981-08-07 | プログラマブルコントロ−ルシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12297581A JPS5824926A (ja) | 1981-08-07 | 1981-08-07 | プログラマブルコントロ−ルシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824926A true JPS5824926A (ja) | 1983-02-15 |
Family
ID=14849206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12297581A Pending JPS5824926A (ja) | 1981-08-07 | 1981-08-07 | プログラマブルコントロ−ルシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054009A (ja) * | 1983-09-02 | 1985-03-28 | Amada Co Ltd | バス接続型プログラマブルコントロ−ラ |
-
1981
- 1981-08-07 JP JP12297581A patent/JPS5824926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054009A (ja) * | 1983-09-02 | 1985-03-28 | Amada Co Ltd | バス接続型プログラマブルコントロ−ラ |
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