JPS6162320A - 電源シ−ケンス制御方式 - Google Patents
電源シ−ケンス制御方式Info
- Publication number
- JPS6162320A JPS6162320A JP59182479A JP18247984A JPS6162320A JP S6162320 A JPS6162320 A JP S6162320A JP 59182479 A JP59182479 A JP 59182479A JP 18247984 A JP18247984 A JP 18247984A JP S6162320 A JPS6162320 A JP S6162320A
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- JP
- Japan
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- power supply
- supply sequence
- sequence circuit
- circuit unit
- output signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源シーケンス制御方式に関し、特に、電子
計算機等にそなえられる複数の入出力装置等の電源投入
を自動的にシーケンス制御する方式に関する。
計算機等にそなえられる複数の入出力装置等の電源投入
を自動的にシーケンス制御する方式に関する。
第６図は電子計算機の一構成例であり、図中、１０は中
央処理装置ＣＰＵ、１１は主記憶装置ＭＥＭ、１２−１
〜１２−ｎは入出力制御装置ＩＯＣ，１３は共通ハスで
ある。
央処理装置ＣＰＵ、１１は主記憶装置ＭＥＭ、１２−１
〜１２−ｎは入出力制御装置ＩＯＣ，１３は共通ハスで
ある。
このような電子計算機に対して電源投入を行なう場合、
同時に各部に対して電源投入を行なうと、過渡的に電源
が過負荷状態となり好ましくない。そのため、通常、シ
ーケンス制御により、順次各部に対して電源を投入して
ゆく方式が採用されている。
同時に各部に対して電源投入を行なうと、過渡的に電源
が過負荷状態となり好ましくない。そのため、通常、シ
ーケンス制御により、順次各部に対して電源を投入して
ゆく方式が採用されている。
そして、シーケンス制御の手法としては、■ 各部に電
源投入スイッチをそなえ、手動で順次投入してゆく方法
、 ■ 共通電源制御部をそなえ、電源の自動投入シーケン
ス制御を行なう方法 等が採用されている。
源投入スイッチをそなえ、手動で順次投入してゆく方法
、 ■ 共通電源制御部をそなえ、電源の自動投入シーケン
ス制御を行なう方法 等が採用されている。
上記■の方法では、人手がかかるという欠点があり、ま
た上記■の方法では、ある装置（例えば一部の入出力制
御装置）が実装されていないときのシーケンス制御対策
として、ショート回路をもうけその都度未実装短絡設定
作業をしたり、あるいは未実装装置が存在してもフル実
装置のシーケンス制御を行なう（未実装装置が存在する
ものとして扱う）等の制御をとっていたため、制御に無
駄が生ずるという欠点があった。
た上記■の方法では、ある装置（例えば一部の入出力制
御装置）が実装されていないときのシーケンス制御対策
として、ショート回路をもうけその都度未実装短絡設定
作業をしたり、あるいは未実装装置が存在してもフル実
装置のシーケンス制御を行なう（未実装装置が存在する
ものとして扱う）等の制御をとっていたため、制御に無
駄が生ずるという欠点があった。
ｃ問題点を解決するための手段〕
本発明は、共通の電源制御部をもうけることなく、かつ
、未実装装置が存在しても、回路変更／設定変更作業を
行なうことなく、常に一定の時間間隔で電源投入シーケ
ンス動作を行なえるようにすることを目的とするもので
ある。
、未実装装置が存在しても、回路変更／設定変更作業を
行なうことなく、常に一定の時間間隔で電源投入シーケ
ンス動作を行なえるようにすることを目的とするもので
ある。
そのために本発明は、複数の電源シーケンス回路ユニッ
トからなる電源シーケンス回路装置において、上記各電
源シーケンス回路ユニットに、入力信号にもとづき一定
の遅延時間後に出力信号を生成する遅延回路部と、各々
の電源シーケンス回路ユニット毎に割当てられたセット
出力信号線にセット出力信号を送出するための第１の設
定板回路部と、上記遅延回路部にて遅延された出力信号
を各々の電源シーケンス回路ユニット毎に割当てられた
オン出力信号線に送出するための第２の設定板回路部と
、上位の電源シーケンス回路ユニットから入力される上
記セット出力信号線により能動状態とされ、上位の電源
シーケンス回路ユニットから入力される上記オン出力信
号線上の信号を上記遅延回路部に入力せしめるゲート動
作回路部とを具備するとともに、各々の電源シーケンス
回路ユニットから出力される上記セット出力信号線およ
びオン出力信号線はそれぞれ後位のすべての電源シーケ
ンス回路ユニットにマルチ接続し、実装状態にある上位
電源シーケンス回路ユニットから下位電源シーケンス回
路ユニットにかけて、順次、その内部の遅延回路部を遅
延動作せしめ、該遅延回路部の出力により対応する電源
ユニットの電源投入を行なうよう構成したことを特徴と
する。
トからなる電源シーケンス回路装置において、上記各電
源シーケンス回路ユニットに、入力信号にもとづき一定
の遅延時間後に出力信号を生成する遅延回路部と、各々
の電源シーケンス回路ユニット毎に割当てられたセット
出力信号線にセット出力信号を送出するための第１の設
定板回路部と、上記遅延回路部にて遅延された出力信号
を各々の電源シーケンス回路ユニット毎に割当てられた
オン出力信号線に送出するための第２の設定板回路部と
、上位の電源シーケンス回路ユニットから入力される上
記セット出力信号線により能動状態とされ、上位の電源
シーケンス回路ユニットから入力される上記オン出力信
号線上の信号を上記遅延回路部に入力せしめるゲート動
作回路部とを具備するとともに、各々の電源シーケンス
回路ユニットから出力される上記セット出力信号線およ
びオン出力信号線はそれぞれ後位のすべての電源シーケ
ンス回路ユニットにマルチ接続し、実装状態にある上位
電源シーケンス回路ユニットから下位電源シーケンス回
路ユニットにかけて、順次、その内部の遅延回路部を遅
延動作せしめ、該遅延回路部の出力により対応する電源
ユニットの電源投入を行なうよう構成したことを特徴と
する。
本発明は各電源シーケンス回路ユニット毎に遅延回路部
をそなえるとともに、該遅延回路部への入力信号が電源
シーケンス回路ユニット毎に異なるタイミング時点とな
るように、遅延回路部の入力部にもうけたゲート動作回
路部の動作状態を電源シーケンス回路ユニット毎に異な
らしめたものである。そして、前位の電源シーケンス回
路ユニットから後位の電源シーケンス回路ユニットへの
制御信号線をマルチ接続し、中間の電源シーケンス回路
ユニットが未実装状態であっても、後位の電源シーケン
ス回路ユニットへ即時に制御信号が伝達されるようにし
、実装状態の電源シーケンス回路ユニットが、連続して
、順次、動作するよう構成したものである。
をそなえるとともに、該遅延回路部への入力信号が電源
シーケンス回路ユニット毎に異なるタイミング時点とな
るように、遅延回路部の入力部にもうけたゲート動作回
路部の動作状態を電源シーケンス回路ユニット毎に異な
らしめたものである。そして、前位の電源シーケンス回
路ユニットから後位の電源シーケンス回路ユニットへの
制御信号線をマルチ接続し、中間の電源シーケンス回路
ユニットが未実装状態であっても、後位の電源シーケン
ス回路ユニットへ即時に制御信号が伝達されるようにし
、実装状態の電源シーケンス回路ユニットが、連続して
、順次、動作するよう構成したものである。
第１図は、本発明によるｌ実施例の電源シーケンス回路
ユニットの構成図、第２図は第１図図示の電源シーケン
ス回路ユニットを４台接続した例を示す図である。
ユニットの構成図、第２図は第１図図示の電源シーケン
ス回路ユニットを４台接続した例を示す図である。
第１図において、１は電源シーケンス回路ユニット、２
は電源ユニット、３と４はそれぞれ短絡設定板、ＰＯＷ
ＯＮは電源投入スイッチ。
は電源ユニット、３と４はそれぞれ短絡設定板、ＰＯＷ
ＯＮは電源投入スイッチ。
ＴＭは級動作リレー（例えば、通電してから５秒後にそ
の接点が動作するもの）、ＲＬＩ〜ＲＬ３は通常のリレ
ー、Ｄ１〜Ｄ７は逆電流防止用のダイオード、ＰＩＣＫ
Ｉは電源投入信号（線）、５ＥＴＯＤ−３ＥＴ２Ｄはセ
ット出力信号（線）、０ＮＯＤ〜０Ｎ２Ｄはオン出力信
号（線）、５ＥＴＯ−３ＥＴ２はセント入力信号（線）
、ＯＮＯ〜ＯＮ２はオン入力信号（線）−２４■は各リ
レー駆動用の電源である。
の接点が動作するもの）、ＲＬＩ〜ＲＬ３は通常のリレ
ー、Ｄ１〜Ｄ７は逆電流防止用のダイオード、ＰＩＣＫ
Ｉは電源投入信号（線）、５ＥＴＯＤ−３ＥＴ２Ｄはセ
ット出力信号（線）、０ＮＯＤ〜０Ｎ２Ｄはオン出力信
号（線）、５ＥＴＯ−３ＥＴ２はセント入力信号（線）
、ＯＮＯ〜ＯＮ２はオン入力信号（線）−２４■は各リ
レー駆動用の電源である。
また、第２図において、第１図と同一名称のものは同一
のものを示し、１−０〜１−３はそれぞれ第１図図示の
電源シーケンス回路ユニット１と同一のものである。
のものを示し、１−０〜１−３はそれぞれ第１図図示の
電源シーケンス回路ユニット１と同一のものである。
次に、実施例の動作を説明する。
まず、各電源シーケンス回路ユニット１−０〜１−３に
おいて、短絡設定板３，４の短絡形態がそれぞれ異なる
ようにされている。
おいて、短絡設定板３，４の短絡形態がそれぞれ異なる
ようにされている。
すなわち、電源シーケンス回路ユニット１−０において
は、端子（０） −（１）、端子（８）−（９）が接続
され、電源シーケンス回路ユニット１−１においては、
端子（２）−（３）。
は、端子（０） −（１）、端子（８）−（９）が接続
され、電源シーケンス回路ユニット１−１においては、
端子（２）−（３）。
端子（１０） −（１１）が接続され、電源ンーケンス
回路ユニット１−２においては、端子（４）−（５）、
端子（１２） −（１３）が接続され、電源シーケンス
回路１−３においては無短絡状態とされる。
回路ユニット１−２においては、端子（４）−（５）、
端子（１２） −（１３）が接続され、電源シーケンス
回路１−３においては無短絡状態とされる。
第３図は、各電源シーケンス回路ユニット内のりレーＲ
ＬＩ〜ＲＬ３の動作状態を示す図であり、第４図は電源
シーケンス回路ユニットｌ−０〜１−３のすべてが実装
されているときの動作シーケンスを示す図である。
ＬＩ〜ＲＬ３の動作状態を示す図であり、第４図は電源
シーケンス回路ユニットｌ−０〜１−３のすべてが実装
されているときの動作シーケンスを示す図である。
最初に、フル実装状態の動作を説明する。
フル実装状態では一２４Ｖ電源投入後の各電源シーケン
ス回路ユニット１−０〜１−３内のりレーＲＬＩ〜ＲＬ
３の動作状態は、第３図（Ａ）のようになっている、す
なわち、電源シーケンス回路ユニット１−０ではすべて
不動作。
ス回路ユニット１−０〜１−３内のりレーＲＬＩ〜ＲＬ
３の動作状態は、第３図（Ａ）のようになっている、す
なわち、電源シーケンス回路ユニット１−０ではすべて
不動作。
電源シーケンス回路ユニット１−１ではＲＬＩのみ動作
、電源シーケンス回路ユニット１−２ではリレーＲＬＩ
、ＲＬ２のみ動作、電源シーケンス回路ユニット１−３
ではリレーＲＬＩ〜ＲＬ３すべて動作状態となっている
。これは、短絡設定板３の短絡状態および第２図に示す
各電源シーケンス回路ユニット間の信号線５ＥＴＯＤ−
３ＥＴ２Ｄと５ＥＴＯ−３ＥＴ２の結線状態によって定
められるものである。
、電源シーケンス回路ユニット１−２ではリレーＲＬＩ
、ＲＬ２のみ動作、電源シーケンス回路ユニット１−３
ではリレーＲＬＩ〜ＲＬ３すべて動作状態となっている
。これは、短絡設定板３の短絡状態および第２図に示す
各電源シーケンス回路ユニット間の信号線５ＥＴＯＤ−
３ＥＴ２Ｄと５ＥＴＯ−３ＥＴ２の結線状態によって定
められるものである。
フル実装状態では、第４図に示すように、ＰＯＷＯＮス
イッチ投入によりＰ Ｉ ＣＫ Ｉ信号がオンとなり電
源シーケンス回路ユニット１−〇のリレーＴＭが級動作
する。そして、リレーＴＭの動作後、ｔｍ１接点により
対応する電源ユニット２に電源投入指示がなされる。ま
た同時に、ｔｍ２接点、端子（８）−（９）を通じて他
の電源シーケンス回路ユニット１−１〜１−３のＯＮＯ
信号をオンにする。このとき、後続の電源シーケンス回
路ユニット１−１のみが、ｒｎｌ （メータ）−ｒＮ
２”（ブレーク） −ｒ１３ （ブレーク）の条件でリ
レーＴＭを級動作させる。他の電源シーケンス回路ユニ
ット１−２゜１−３では、ｒ１２ 接点が動作してし
まうため、リレーＴＭは動作しない。
イッチ投入によりＰ Ｉ ＣＫ Ｉ信号がオンとなり電
源シーケンス回路ユニット１−〇のリレーＴＭが級動作
する。そして、リレーＴＭの動作後、ｔｍ１接点により
対応する電源ユニット２に電源投入指示がなされる。ま
た同時に、ｔｍ２接点、端子（８）−（９）を通じて他
の電源シーケンス回路ユニット１−１〜１−３のＯＮＯ
信号をオンにする。このとき、後続の電源シーケンス回
路ユニット１−１のみが、ｒｎｌ （メータ）−ｒＮ
２”（ブレーク） −ｒ１３ （ブレーク）の条件でリ
レーＴＭを級動作させる。他の電源シーケンス回路ユニ
ット１−２゜１−３では、ｒ１２ 接点が動作してし
まうため、リレーＴＭは動作しない。
次に、電源シーケンス回路ユニット１−１のリレーＴＭ
動作により、該ユニット内のｔｍ２接点、端子（１０）
−（１１）を通じて、他の電源シーケンス回路ユニッ
ト１−２．１−３のＯＮＩ信号をオンにする。このとき
、後続の電源シーケンス回路ユニット１−２のみがｒ
ｊ！ ２”（メータ）−ｒｇ３（ブレーク）の条件でリ
レーＴＭを級動作させる。他の電源シーケンス回路ユニ
ット１−３ではｒ１３ 接点が動作してしまうため、
リレーＴＭは動作しない。
動作により、該ユニット内のｔｍ２接点、端子（１０）
−（１１）を通じて、他の電源シーケンス回路ユニッ
ト１−２．１−３のＯＮＩ信号をオンにする。このとき
、後続の電源シーケンス回路ユニット１−２のみがｒ
ｊ！ ２”（メータ）−ｒｇ３（ブレーク）の条件でリ
レーＴＭを級動作させる。他の電源シーケンス回路ユニ
ット１−３ではｒ１３ 接点が動作してしまうため、
リレーＴＭは動作しない。
次に、電源シーケンス回路ユニット１−２のリレーＴＭ
動作により、該ユニット内のｔｍ接点、端子（１２）
−（１３）を通じて、最後の電源シーケンス回路ユニッ
ト１−３のＯＮ２信号をオンにする。このとき、該ユニ
ットのｒ１３ 接点が動作しているためリレーＴＭが級
動作する。
動作により、該ユニット内のｔｍ接点、端子（１２）
−（１３）を通じて、最後の電源シーケンス回路ユニッ
ト１−３のＯＮ２信号をオンにする。このとき、該ユニ
ットのｒ１３ 接点が動作しているためリレーＴＭが級
動作する。
以上のようにして、各電源シーケンス回路ユニット１−
０〜１−３は順次、連続して電源役入動作を行なってゆ
く。
０〜１−３は順次、連続して電源役入動作を行なってゆ
く。
次に、例えば、電源シーケンス回路ユニット１−１が未
実装の場合の動作を説明する。この場合、−２４■電源
投入後の各電源シーケンス回路ユニット１−０．１−２
．１−３内のりレ−ＲＬＩ〜ＲＬ３の動作状態は、第３
図（Ｂ）のようになっている。すなわち、電源シーケン
ス回路ユニット１−〇ではすべて不動作、電源シーケン
ス回路ユニット１−２ではリレーＲＬ１のみ動作、電源
シーケンス回路ユニット１−３ではリレーＲＬＩとＲＬ
３が動作状態となっている。第３図（Ａ）と異なり、電
源シーケンス回路ユニット１−２．１−３においてリレ
ーＲＬ２が動作しないのは、リレーＲＬ２を駆動させる
ための５ＥＴＩＤ信号が存在しないためである。（ＳＥ
ＴＬＤ信号を発する電源シーケンス回路ユニット１−１
が未実装のため、）この状態でまず、ＰＯＷＯＮスイッ
チ投入によりＰＩＣＫＩ信号がオンとなり電源シーケン
ス回路ユニット１−０のリレーＴＭが級動作する。そし
て、ｔｍ２接点、端子（８）−（９）を通じて他の電源
シーケンス回路ユニット１−２．１−３のＯＮＯ信号を
オンにする。このとき、電源シーケンス回路ユニソ）１
−２のみがｒｌｌ （メータ）−ｒｊ！２（ブレーク
）−ｒ（！３２（ブレーク）の条件でリレーＴＭを級動
作させる。他の電源シーケンス回路ユニソｌ−１−３で
は、ｒ１３ 接点が動作してしまうため、リレーＴＭ
は動作しない。
実装の場合の動作を説明する。この場合、−２４■電源
投入後の各電源シーケンス回路ユニット１−０．１−２
．１−３内のりレ−ＲＬＩ〜ＲＬ３の動作状態は、第３
図（Ｂ）のようになっている。すなわち、電源シーケン
ス回路ユニット１−〇ではすべて不動作、電源シーケン
ス回路ユニット１−２ではリレーＲＬ１のみ動作、電源
シーケンス回路ユニット１−３ではリレーＲＬＩとＲＬ
３が動作状態となっている。第３図（Ａ）と異なり、電
源シーケンス回路ユニット１−２．１−３においてリレ
ーＲＬ２が動作しないのは、リレーＲＬ２を駆動させる
ための５ＥＴＩＤ信号が存在しないためである。（ＳＥ
ＴＬＤ信号を発する電源シーケンス回路ユニット１−１
が未実装のため、）この状態でまず、ＰＯＷＯＮスイッ
チ投入によりＰＩＣＫＩ信号がオンとなり電源シーケン
ス回路ユニット１−０のリレーＴＭが級動作する。そし
て、ｔｍ２接点、端子（８）−（９）を通じて他の電源
シーケンス回路ユニット１−２．１−３のＯＮＯ信号を
オンにする。このとき、電源シーケンス回路ユニソ）１
−２のみがｒｌｌ （メータ）−ｒｊ！２（ブレーク
）−ｒ（！３２（ブレーク）の条件でリレーＴＭを級動
作させる。他の電源シーケンス回路ユニソｌ−１−３で
は、ｒ１３ 接点が動作してしまうため、リレーＴＭ
は動作しない。
次に、動作シーケンス回路ユニット１−２のリレーＴＭ
動作により、該ユニット１−２内のｔｍ２接点、端子（
１２） −（１３）を通じて残りの電源シーケンス回路
ユニット１−３のＯＮ２信号をオンにする。このとき、
該ユニット１−３のｒ ｌ ３２接点が動作しているた
め、リレーＴＭが動作する。このようにして、電源シー
ケンス回路ユニット１−１が未実装であっても、電源シ
ーケンス回路ユニット１−０．１−２．１−３の順に、
連続して電源投入が行われる。
動作により、該ユニット１−２内のｔｍ２接点、端子（
１２） −（１３）を通じて残りの電源シーケンス回路
ユニット１−３のＯＮ２信号をオンにする。このとき、
該ユニット１−３のｒ ｌ ３２接点が動作しているた
め、リレーＴＭが動作する。このようにして、電源シー
ケンス回路ユニット１−１が未実装であっても、電源シ
ーケンス回路ユニット１−０．１−２．１−３の順に、
連続して電源投入が行われる。
第３図（Ｃ）は、電源シーケンス回路ユニット１−２が
未実装のときの他の電源シーケンス回路ユニット内のり
レーＲＬＩ〜ＲＬ３の動作状態を示す図、第３図（Ｄ）
は電源シーケンス回路ユニット１−１．１−２が共に未
実装のときの他の電源シーケンス回路ユニット内のりレ
−ＲＬＩ〜ＲＬ３の動作状態を示す図である。
未実装のときの他の電源シーケンス回路ユニット内のり
レーＲＬＩ〜ＲＬ３の動作状態を示す図、第３図（Ｄ）
は電源シーケンス回路ユニット１−１．１−２が共に未
実装のときの他の電源シーケンス回路ユニット内のりレ
−ＲＬＩ〜ＲＬ３の動作状態を示す図である。
第３図（Ｃ）、 （Ｄ）の状態のときも、上記したの
と同様な動作が行なわれ、実装状態の電源シーケンス回
路ユニットが順次、連続して電源投入動作を行なう。な
お、これらの状態のときの動作は、上記した動作説明に
より、容易に理解されるので、詳細な動作説明は省略す
る。
と同様な動作が行なわれ、実装状態の電源シーケンス回
路ユニットが順次、連続して電源投入動作を行なう。な
お、これらの状態のときの動作は、上記した動作説明に
より、容易に理解されるので、詳細な動作説明は省略す
る。
上記した実施例は、電源シーケンス回路ユニットが４台
の場合であるが、本発明はこれに限られるものではなく
、任意数の電源シーケンス回路ユニットの場合にも適用
することができる。
の場合であるが、本発明はこれに限られるものではなく
、任意数の電源シーケンス回路ユニットの場合にも適用
することができる。
その場合、第１図図示の短絡設定板３．４の端子数およ
びリレーＲＬＩ〜３を増加し、かつ外部配線を第１図に
示す要領でマルチ接続すればよい。第５図は電源シーケ
ンス回路ユニットをｎ台としたときのＴＭリレー動作回
路部分を図示したものである。
びリレーＲＬＩ〜３を増加し、かつ外部配線を第１図に
示す要領でマルチ接続すればよい。第５図は電源シーケ
ンス回路ユニットをｎ台としたときのＴＭリレー動作回
路部分を図示したものである。
以上説明した実施例ではリレー回路を使用したが、同等
の回路をリレー以外の論理集子を用いても実現可能なこ
とは明白である。
の回路をリレー以外の論理集子を用いても実現可能なこ
とは明白である。
本発明によれば、共通の電源制御装置をもうけることな
く、複数の装置の電源順次投入動作を行なうことができ
、かつ、任意の装置が未実装状態にあっても、実装状態
の装置について連続して電源投入することができる。
く、複数の装置の電源順次投入動作を行なうことができ
、かつ、任意の装置が未実装状態にあっても、実装状態
の装置について連続して電源投入することができる。
第１図は本発明による１実施例の電源シーケンス回路ユ
ニットの構成図、第２図は第１図図示の電源シーケンス
回路ユニットを４台接続した例を示す図、第３図は各電
源シーケンス回路ユニット内のリレーの動作状態を示す
図、第４図は動作シーケンスの１例を示す図、第５図は
電源シーケンス回路ユニットをｎ台としたときのＴＭリ
レー動作回路部分を示す図、第６図は電子計算機の一構
成例を示す図である。 第１図において、１は電源シーケンス回路ユニット、２
は電源ユニット ３と４はそれぞれ短絡設定板、ＰＯＷ
ＯＮは電源投入スイッチ。 ＴＭは級動作リレー、ＲＬＩ〜ＲＬ３はリレー。 ＰＩＣＫＩは電源投入信号（線）、５ＥＴＯＤ〜５ＥＴ
２Ｄはセット出力信号（線）、０ＮＯＤ〜０Ｎ２Ｄはオ
ン出力信号（線）、５ＥＴＯ〜５ＥＴ２はセント入力信
号（線）、ＯＮＯ〜ＯＮ２はオン入力信号（線）である
。 第１図 （Ａ）
（８）（Ｃ）
（ｐ）第３図 ｚｔｔｖｔ婦 第５図 第を図
ニットの構成図、第２図は第１図図示の電源シーケンス
回路ユニットを４台接続した例を示す図、第３図は各電
源シーケンス回路ユニット内のリレーの動作状態を示す
図、第４図は動作シーケンスの１例を示す図、第５図は
電源シーケンス回路ユニットをｎ台としたときのＴＭリ
レー動作回路部分を示す図、第６図は電子計算機の一構
成例を示す図である。 第１図において、１は電源シーケンス回路ユニット、２
は電源ユニット ３と４はそれぞれ短絡設定板、ＰＯＷ
ＯＮは電源投入スイッチ。 ＴＭは級動作リレー、ＲＬＩ〜ＲＬ３はリレー。 ＰＩＣＫＩは電源投入信号（線）、５ＥＴＯＤ〜５ＥＴ
２Ｄはセット出力信号（線）、０ＮＯＤ〜０Ｎ２Ｄはオ
ン出力信号（線）、５ＥＴＯ〜５ＥＴ２はセント入力信
号（線）、ＯＮＯ〜ＯＮ２はオン入力信号（線）である
。 第１図 （Ａ）
（８）（Ｃ）
（ｐ）第３図 ｚｔｔｖｔ婦 第５図 第を図
Claims (1)
- 複数の電源シーケンス回路ユニットからなる電源シーケ
ンス回路装置において、上記各電源シーケンス回路ユニ
ットに、入力信号にもとづき一定の遅延時間後に出力信
号を生成する遅延回路部と、各々の電源シーケンス回路
ユニット毎に割当てられたセット出力信号線にセット出
力信号を送出するための第１の設定板回路部と、上記遅
延回路部にて遅延された出力信号を各々の電源シーケン
ス回路ユニット毎に割当てられたオン出力信号線に送出
するための第２の設定板回路部と、上位の電源シーケン
ス回路ユニットから入力される上記セット出力信号線に
より能動状態とされ、上位の電源シーケンス回路ユニッ
トから入力される上記オン出力信号線上の信号を上記遅
延回路部に入力せしめるゲート動作回路部とを具備する
とともに、各々の電源シーケンス回路ユニットから出力
される上記セット出力信号線およびオン出力信号線はそ
れぞれ後位のすべての電源シーケンス回路ユニットにマ
ルチ接続し、実装状態にある上位電源シーケンス回路ユ
ニットから下位電源シーケンス回路ユニットにかけて、
順次、その内部の遅延回路部を遅延動作せしめ、該遅延
回路部の出力により対応する電源ユニットの電源投入を
行なうよう構成したことを特徴とする電源シーケンス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182479A JPS6162320A (ja) | 1984-08-31 | 1984-08-31 | 電源シ−ケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182479A JPS6162320A (ja) | 1984-08-31 | 1984-08-31 | 電源シ−ケンス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162320A true JPS6162320A (ja) | 1986-03-31 |
| JPH0241260B2 JPH0241260B2 (ja) | 1990-09-17 |
Family
ID=16118989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182479A Granted JPS6162320A (ja) | 1984-08-31 | 1984-08-31 | 電源シ−ケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524744A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
-
1984
- 1984-08-31 JP JP59182479A patent/JPS6162320A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524744A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241260B2 (ja) | 1990-09-17 |
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